-
Verilog Blocking and Non Blocking
Verilog Blocking and Non Blocking
- 2022-01-27 18:34:43下载
- 积分：1
-
1 第二个计时器 impliomentation vhdl
一第二个计时器为斯巴达 6 fpga-结构设计的
- 2022-03-13 08:22:16下载
- 积分：1
-
利 用 来 vhdl 设 计 p cm的 实 现
利 用 来 vhdl 设 计 p cm的 实 现-Vhdl design used for the realization of p cm
- 2023-06-01 20:05:03下载
- 积分：1
-
CC
说明： quartus 的一个实例,希望对刚刚学习quartus 的人有点帮助(Quartus an example, in the hope that people just learning a little help Quartus)
- 2008-04-09 14:41:36下载
- 积分：1
-
系统设计
说明： 基于PCF8591数模转换和DDS技术的信号发生器系统设计(Design of Signal Generator System Based on PCF8591 Digital-to-Analog Conversion and DDS Technology)
- 2020-06-21 02:20:01下载
- 积分：1
-
frequency-agility
本程序为捷变频信号的verilog源代码设计实现的仿真，并含有相应捷变频信号在MATLAB仿真的结果(The procedure for the Czech Republic converted signal verilog source code design and implementation of the simulation, and the Czech Republic frequency signal containing the corresponding simulation results in MATLAB)
- 2015-10-15 10:37:54下载
- 积分：1
-
0到255任意整数半整数分频Verilog HDL.rar
0到255任意整数半整数分频Verilog HDL.rar-0-255 arbitrary integer half-integer frequency division Verilog HDL.rar
- 2022-02-06 06:46:57下载
- 积分：1
-
SDRAM控制器设计代码
SDRAM控制器设计代码，我们写的SDRAM控制器是肯定包括初始化、读操作、写操作及自动刷新这些操作的，既然这样，我们就可以给每一个操作写上一个模块独立开来，这样也便于我们每个模块的调试，显然这种思路是正确的。那怎么让我们的各个模块工作起来呢，虽然都是独立的模块，但很显然这几个模块之间又是相互关联的。就拿上面刚才说的那个情况来讲，如果SDRAM需要刷新了，而SDRAM却正在执行写操作，那我们刷新模块与写模块之间怎么进行控制呢？这个问题解决了，读模块与刷新模块之间的这个问题也可以很轻松的解决。
- 2022-03-21 02:39:52下载
- 积分：1
-
full adder设计代码，verilog 语言描述，通过modelsim 仿真，quartus综合...
full adder设计代码，verilog 语言描述，通过modelsim 仿真，quartus综合-full adder design code, verilog language to describe, through the ModelSim simulation, quartus integrated
- 2022-06-30 03:26:15下载
- 积分：1
-
mp3codec
it is used to compile codec
- 2009-03-04 17:00:53下载
- 积分：1
