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除頻器

于 2022-04-26 发布 文件大小:13.92 MB
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代码说明:

altera Quartus Prime 15.1 Standard Edition的 I2C master code. 含除頻器

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  • tPad_Camera
    tPad DE2-115/70开发板可用的摄像头采集、显示程序,QT10.0以上环境可用,原装代码,可以进行修改加以使用,如使用到倒车影像系统中,视频显示等。(tPad DE2-115/70 development board available cameras capture, display program, QT10.0 over the environment is available, the original code can be modified to be used, such as the use of the reversing video system, the video display.)
    2020-07-09 19:58:55下载
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  • dazhuankuai
    基于FPGA设计的经典打砖块小游戏。游戏简单易玩。(FPGA design based on the classic Arkanoid game. Game easy to play.)
    2013-11-26 09:40:37下载
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  • uart
    用veriolg 语言编写的串口通讯程序,通过FPGA控制串口的通讯。(a veriog program completed on FPGA to contrlo a uart to communicaton with a computer )
    2010-08-16 10:41:03下载
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  • 核心发电机与设计实现
    本实验室练习的目的是为了了解有关生成内核的项目和实施上斯巴达 2 设计的概念或斯巴达 3 板.Xilinx 是可编程逻辑市场中的最大供应商。其 Fpga 在世界使用最广泛。目前其 Fpga 主要分为 3 家庭 ︰ 容量 7(most powerful),Kintex-7(mid-range) & Artix-7(least powerful),7 代表当前一代。起初,有只有两个,高功率 (容量系列) 和高容量 (斯巴达系列)。斯巴达 3 已经做过的最广泛使用 FPGA 之一,目前很多教育机构使用它向学生传授数字逻辑设计。
    2022-10-16 04:15:03下载
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  • src
    假设每个从设备中有可访问APB寄存器16个,位宽均为32比特,16个寄存器的访问地址计算方式为 基址 + 寄存器编号左移2位(byte 偏移)(Assuming that there are 16 accessible APB registers in each slave device, the bit width is 32 bits, and the access address of 16 registers is calculated by base address + register number left shift 2 bits (byte offset).)
    2020-12-15 13:49:14下载
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  • FSK
    频移键控FSK的Verilog实现,带测试文件,并在FPGA开发板上成功验证(Frequency Shift Keying FSK the Verilog implementation, with the test file, and successfully verified in FPGA development board)
    2020-09-03 11:28:07下载
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  • 同步FIFO的Verilog代码
    本代码是同步FIFO的VERILOG HDL代码,代码除了实现基本的同步FIFO相同时钟域数据传输以外,代码简单易读,可以作为笔试或者面试手写代码的备考代码,作者参加大恒FPGA开发工程师岗位面试手写的同步FIFO程序就是出自本代码
    2022-03-10 23:58:05下载
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  • Verilog
    这是个关于verilog入门的文档,有同志对verilog感兴趣,可以下载此文档,以供参考。(This is a verilog entry on the document, there are comrades of the verilog interested, you can download this document for reference.)
    2011-11-06 13:18:07下载
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  • uart-gen.rar
    uart-gen.rar,是关于异步通信的1.在内部环路测试没有问题,逻辑应该基本是没有问题的。但是如果转成外部通讯的话,看一下数据输入和输出时候的同步性。 2.用逻辑分析仪或者chipscope抓一下错误的数据,看能不能找到错误发生的规律。 3.请关注一下波特率的设置:在内部测试的时候是不是和外面接收时候一样,注意到波特率和频率的关系。 4.将ucf里面io试着换一下,查一下io的驱动能力,还有io最好不要悬空,接弱上拉看看。
    2022-01-25 21:16:56下载
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  • 1
    一个解决除法溢出的例子,可以学习到很多,注释很详细(A solution to the division overflow example, you can learn a lot, very detailed notes)
    2013-12-24 09:19:13下载
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