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Verilog 下 16位除法算法程序，高精度，固定17个时钟周期
Verilog 下 16位除法算法程序，高精度，固定17个时钟周期-Verilog under 16 division algorithm procedures, high-precision, fixed in 17 clock cycles
- 2022-01-27 13:18:06下载
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VHDL 0~
程序用VHDL实现：
利用一秒定时测量频率
并且显示，范围0~-VHDL 0~
- 2022-05-15 03:55:50下载
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宝宝挂
最新热血江湖外挂，需要的可以下载，游戏开心热血江湖应用辅助(Yulgang latest plug-in needed to download, games happy))
- 2020-06-23 09:20:02下载
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内有LED译码器，汉明纠错译码器，地址译码器，最高优先译码器，双2－4译码器等VHDL的源代码...
内有LED译码器，汉明纠错译码器，地址译码器，最高优先译码器，双2－4译码器等VHDL的源代码-decoder, Hamming error correction decoder, address decoder, the highest priority decoder, dual 2-4 decoder such as VHDL source code
- 2022-12-30 11:40:03下载
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16b20b_Encoder
16b20b encoder and decoder
- 2013-02-04 13:24:46下载
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一个8位处理器结构，源码分析
说明： 关于一个8位处理器的分析，和源代码，VHDL语言设计，经过测试(on an eight processors, and source code, VHDL design, the test)
- 2005-12-27 21:39:45下载
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可配置CRC参考设计 xilinx提供的VHDL
可配置CRC参考设计 xilinx提供的VHDL-configurable CRC reference design for Xilinx VHDL
- 2022-01-23 10:27:39下载
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UART_generator
UART自适应波特率发生器，其中是以文档的形式来介绍怎样实现UART波特率发生器的实现(Adaptive UART baud rate generator, which is in the form of a document to describe how to achieve the realization of UART baud rate generator)
- 2009-12-23 12:10:03下载
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7。对于输入密码锁的关键，假设七个林后重置…
7对于进入密码锁的按键，假设复位后七个灯显示" 0"，而使用sw5、sw6 2，则只要按下并松开sw5后七个灯就显示" 5"，而只要按下并松开sw6，七个灯就正确显示值" 6
- 2022-08-08 20:59:23下载
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sqrt_pipeline
说明： Matlab - to hdl code for square root
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