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CAN总线控制器源FPGA,都对我的使用说明文件…

于 2022-04-27 发布 文件大小:844.55 kB
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代码说明:

fpga实现CAN总线控制器源码,每个项目都有说明文件,介绍使用方法。-fpga CAN Bus Controller source, each with explanatory documents on the use of methods.

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • flash_programming
    主控cc2530通过debug接口对目标cc2530进行程序烧写,使用DMA进行数据传输,已调试通过。(Master cc2530 through the debug interface for writing the program to target cc2530, using the DMA data transfer, has been work successful.)
    2011-08-21 23:42:58下载
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  • 基本的 VHDL 程序
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    2022-05-24 21:08:13下载
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  • UART
    字长可以简单调整,即可实现任意字长UART通讯(The word length can be simply adjusted to achieve any word length UART communication.)
    2018-07-09 22:06:02下载
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  • verilog实现的“六进制约翰逊计数器”。
    verilog实现的“六进制约翰逊计数器”。-verilog implementation of the " six hexadecimal Johnson counters."
    2022-05-10 11:02:11下载
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  • i2c
    说明:  本文研究的IIC总线控制器具有如下特征 1.兼容飞利浦I2C标准,以主机模式与外围设备进行数据通信,对IIC从机模型进行读/读,读/写,写/写,写/读[18]。 2.多主操作 3.软件可编程时钟频率 4.时钟拉伸和等待状态生成 5.软件可编程确认位 6.时钟同步设计 7.仲裁中断丢失,自动转移取消 8.开始/停止/重复启动检测/确认生成 9.总线忙检测(The IIC bus controller studied in this paper has the following characteristics. 1. Compatible with Philips I2C standard, data communication between host mode and peripheral devices, read/read, read/write, write/write, write/read for IIC slave model [18]. 2. Multiple Main Operations 3. Software programmable clock frequency 4. Clock stretching and waiting state generation 5. Software Programmable Confirmation Bit 6. Clock Synchronization Design 7. Loss of arbitration interruption and cancellation of automatic transfer 8. Start/Stop/Repeat Start Detection/Verification Generation 9. Bus busy detection)
    2019-06-18 12:18:10下载
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  • 是verilog例子。初级适用。包括了简单的例子。
    是verilog例子。初级适用。包括了简单的例子。-example. The initial application. Including a simple example.
    2022-05-31 23:36:48下载
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  • 加法器的VHDL实现
    本资源包括了加法器的VHDL代码实现,供大家学习。
    2022-11-01 21:40:03下载
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  • 这是FPGA的Spartan 3E基础工程文件。该项目是基于VGA游戏…
    this fpga spartan 3e based project file .the project is the game based on vga. this file contains 2,20,25,400Hz clock generating file as per required for the project.-this is fpga spartan 3e based project file .the project is the game based on vga. this file contains 2,20,25,400Hz clock generating file as per required for the project.
    2023-02-25 10:20:03下载
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  • 16*16点阵显示”北京欢迎"
         提供2个VHDL程序实现键盘显示的功能,第一个是16*16点阵显示“北京欢迎”,用VHDL语言编程实现,串烧在单片机实验工具箱上,让单片机点阵键盘上依次显示“北京欢迎”的字样。另附有LED数码管循环显示0~9数字的VHDL程序 ,成功串烧后,键盘上连续显示0~9这10个数字。
    2022-08-03 09:36:55下载
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  • traffic 2
    说明:  实现主干道交通灯显示,以状态机程序实现,并用数码管进行红绿灯倒计时的显示,内置计数模块,交通灯控制模块,数码管显示模块,并对各模块用电路图的方式进行连接。对于学习VHDL语言有所帮助。(The main road traffic light display is realized by the state machine program, and the digital tube is used to display the traffic light countdown. The counting module, the traffic light control module and the digital tube display module are built in, and each module is connected by the circuit diagram. It is helpful for learning VHDL.)
    2020-06-25 19:55:12下载
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