登录
首页 » VHDL » ep2c5 实现 定时器 verilog语言,quartus 2 仿真

ep2c5 实现 定时器 verilog语言,quartus 2 仿真

于 2022-09-22 发布 文件大小:485.69 kB
0 110
下载积分: 2 下载次数: 1

代码说明:

ep2c5 实现 定时器 verilog语言,quartus 2 仿真-verilog language to achieve ep2c5 timer, quartus 2 Simulation

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • i2c_master_ip_for_nios
    i2c master ip for altera nios, add in qsys
    2018-03-02 14:50:44下载
    积分:1
  • 用VHDL编写的计算器,能实现简单的加减乘除四则运算
    用VHDL编写的计算器,能实现简单的加减乘除四则运算
    2022-03-18 17:26:25下载
    积分:1
  • 闪烁的LED spartan3a一醒
    应用背景建筑行为是counterled恒clk_50mhz_freq:整数:= 50000000;恒blink_freq:整数:= 1;恒cnt_max:整数:= clk_50mhz_freq / blink_freq / 2 - 1;恒blink_freq2:整数:= 8;恒cnt_max2:整数:= clk_50mhz_freq / blink_freq2 / 2 - 1;恒cnt_max3:整数:= clk_50mhz_freq / blink_freq * 2 - 1;信号CNT:符号(24到0);信号CNT2:符号(22到0);信号cnt3:符号(27到0);信号闪现:std_logic:=“1”;信号trigger_s:std_logic:=“0”;信号enableblink1s  ;:std_logic:=“0”;开始过程(clk_50mhz)开始 ; ;如果(clk_50mhz = 1”和clk_50mhz"event)然后 ; ; ; ;trigger_s & lt;=触发;如果(不trigger_s触发)=“1”,然后enableblink1s & lt;=“1”;cnt3 & lt;=(别人= & gt;0);如果结束;如果enableblink1s =“1”,然后如果CNT2 = cnt_max2然后CNT2 & lt;=(别人= & gt;0);眨眼和不眨眼;其他的CNT2 & lt;= CNT2 + 1;如果结束;如果cnt3 = cnt_max3然后cnt3 & lt;=(别人= & gt;0);enableblink1s & lt;=“0”;其他的cnt3 & lt;= cnt3 + 1;如果结束;还有其他的;如果碳纳米管= cnt_max然后CNT & lt;=(别人= & gt;0);眨眼和不眨眼;其他的碳纳米管和碳纳米管+ 1;如果结束;如果结束;和,结束如果;和;结束过程;awake_led & lt;=眨眼;结束行为;关键技术图书馆的IEEE;std_logic_1164.all;std_logic_unsigned.all;numeric_std.all;counterled是端口(
    2022-03-24 04:02:07下载
    积分:1
  • fpga VHDL语言,控制DDS产生频率可变的正弦波信号扫频
    fpga VHDL语言,控制DDS产生频率可变的正弦波信号扫频-FPGA VHDL DDS
    2022-06-29 15:53:56下载
    积分:1
  • dec
    A Dec example written in VHDL.
    2009-09-23 08:57:25下载
    积分:1
  • 用VHDL语言编写的代码,以供大家学习和交流,方便大家学习!...
    用VHDL语言编写的代码,以供大家学习和交流,方便大家学习!-prepared using VHDL code for all to study and exchange to facilitate learning!
    2023-01-23 12:20:04下载
    积分:1
  • NIOS II IDE 编程, uart_txd测试程序,仅供参考。
    NIOS II IDE 编程, uart_txd测试程序,仅供参考。-NIOS II IDE programming, uart_txd testing procedures, for information purposes only.
    2022-05-23 19:16:50下载
    积分:1
  • 用VHDL语言编写的代码,以供大家学习和交流,方便大家学习!...
    用VHDL语言编写的代码,以供大家学习和交流,方便大家学习!-prepared using VHDL code for all to study and exchange to facilitate learning!
    2022-02-04 03:08:53下载
    积分:1
  • JOP kernel, which is the core of the core, the Chinese can not find basic inform...
    JOP的内核文件,这是核心的核心,中文资料基本找不到-JOP kernel, which is the core of the core, the Chinese can not find basic information
    2022-07-20 02:09:37下载
    积分:1
  • 异步FIFO的设计 包括testbench 已调试成功
    异步FIFO的设计 包括testbench 已调试成功-Asynchronous FIFO design includes testbench debug success has been
    2023-04-13 19:40:03下载
    积分:1
  • 696518资源总数
  • 106161会员总数
  • 5今日下载