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rc6 加密
此代码是加密实现在 vhdl。在加密、 RC6 (Rivest Cipher 6) 是一种对称密钥 块密码从RC5派生。它是由Ron Rivest、马特 Robshaw、 雷西德尼和益群丽莎贤以满足高级加密标准(AES)竞争的要求设计的。该算法是一个五个入围者，和也提交给湖怪兽和CRYPTREC项目。它是一种专有
- 2023-04-17 09:45:04下载
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CMOS 全加法器能量高效算术应用程序
在电子产品中，加法器是一种数字电路，执行加法的数字。在许多计算机和其他种类的处理器，加法器使用不仅在算术逻辑单元（s），而且其他地方的处理器，
- 2022-11-13 21:20:04下载
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serial_communication
说明： 串口操作源代码，本代码采用veilog hdl语言编写，并经过本人多次验证。(source code, the code used veilog HDL language, and after I repeatedly verified.)
- 2006-04-06 09:38:19下载
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Uses Verilog the HDL design, obtains the realization basis on
the palm space int...
采用Verilog HDL设计,在掌宇智能开发板上得到实现
根据抢答器的原理，整个电路可划分为三部分：采样电路、门控电路和译码电路- Uses Verilog the HDL design, obtains the realization basis on
the palm space intelligence development board to snatch the answering
principle, the entire electric circuit may divide is three parts: The
sampling electric circuit, the gate control the electric circuit and
the decoding circuit
- 2022-03-16 23:36:15下载
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MAX+plus II编译的模30加法计数器，简单的与非门组成！
MAX+plus II编译的模30加法计数器，简单的与非门组成！-MAX+ Plus II compiler module adder 30 counters, a simple composition with the non-door!
- 2022-04-18 02:27:03下载
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基本逻辑门电路的设计方法，或门的VHDL的设计让你更容易步入VHDL的设计氛围中，简单的或门编制...
基本逻辑门电路的设计方法，或门的VHDL的设计让你更容易步入VHDL的设计氛围中，简单的或门编制-Basic logic gate circuit design methods, or the door of the VHDL design allows you to more easily into the VHDL design environment, the simple OR gate preparation
- 2022-01-30 19:12:35下载
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几个VHDL的源代码和和一个本人编写的5级流水线RISC CPU的代码
几个VHDL的源代码和和一个本人编写的5级流水线RISC CPU的代码-several VHDL source code, and in my preparation of a five pipelined RISC CPU code
- 2023-05-10 01:55:03下载
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100_Power_Tips_for_FPGA_Designersi
fpga高手设计实战真经100则,最新的FPGA英文书籍，值得参考学习(100 Power Tips for FPGA Designers，The new FPGA English books, worth learning)
- 2013-12-06 19:40:43下载
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项目： 电梯控制器
你的任务是为一个单一的"传统"的先进的电梯控制器的设计
电梯（即，简单的向上/向下按钮呼叫电梯） 在四楼经营
建设。所述的基本单电梯设计规范
以下各节。
扩展您的两部电梯的设计是可选的将会奖励你额外的奖金。
- 2022-11-23 16:55:03下载
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IPSO
i have coding for verilogHDL and VHDL. so please i want know that coding..
- 2012-04-24 01:01:07下载
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