-
Reread-machine-program
通过凌阳16位单片机实现复读机的应用的程序。(By Sunplus 16-bit MCU repeater application process.)
- 2011-07-30 16:09:07下载
- 积分：1
-
robust_ahb_matrix_latest
AHB_slave_verilog_code
- 2021-04-21 11:28:49下载
- 积分：1
-
低通滤波器Verilog代码
多频信号通过低通滤波器，使用Verilog语言进行设计，多频信号是正弦信号。
- 2022-07-03 16:18:52下载
- 积分：1
-
nor_flash_core
Verilog实现的NOR FLASH控制器，基于M25P128开发，功能完整，简洁易懂，自用无问题。(Verilog implementations NOR FLASH controller, based M25P128 development, full-featured, easy to read, for personal use, no problem.)
- 2021-03-09 14:09:27下载
- 积分：1
-
Array-multiplier
Array muiltiplier verilog code.. 4 bit two inputs with 8 bit outputs
- 2015-02-21 12:59:12下载
- 积分：1
-
i2c_master_bfm仿真模型
i2c_master_bfm，可以直接使用实现i2c master的仿真功能
- 2023-08-23 13:05:03下载
- 积分：1
-
ds18b20
verilog编写的ds18b20温度传感器程序，可综合(ds18b20 program written in verilog)
- 2020-10-29 10:29:56下载
- 积分：1
-
dds
dds叫数字频率合成计，是一种在FPGA广泛使用的信号生成方式，根据频率可控，比一般的信号优点很多。
- 2023-07-28 03:40:03下载
- 积分：1
-
eda
EDA 正弦信号发生器：正弦信号发生器的结构有四部分组成，如图1所示。20MHZ经锁相环PLL20输出一路倍频的32MHZ片内时钟,16位计数器或分频器CNT6，6位计数器或地址发生器CN6，正弦波数据存储器data_rom。另外还需D/A0832（图中未画出）将数字信号转化为模拟信号。此设计中利用锁相环PLL20输入频率为20MHZ的时钟，输出一路分频的频率为32MHZ的片内时钟，与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，以减少片外干扰 还可以改善时钟的建立时间和保持时间，是系统稳定工作的保证。CNT6用来将32MHZ进行8分频得到4096HZ的频率提供给CN6与data_rom时钟信号。由CLK端输入20MHZ的时钟信号，在DOUT端就可输出稳定的正弦信号。(Sine signal generator has the structure of four parts, as shown in figure 1 below. The 20 MHZ phase lock loop PLL20 output all the way of frequency doubled within 32 MHZ slice clock, 16 counter or prescaler CNT6, six counter or address generator CN6, sine data storage data_rom. In addition to D/A0832 (shown in not draw) will digital signal into analog signals. This design using the phase lock loop PLL20 input frequency for 20 MHZ clock, the output of the frequency of all points frequency of 32 pieces (MHZ clock, and comes directly from the external clock, compared to this piece of clock can reduce the clock in delay and clock deformation, to reduce the interference of Can also improve the establishment of the clock time and keep time, is the system stability of assurance. CNT6 used to will and to 8 MHZ get 4096 HZ dividing the frequency to provide CN6 and data_rom clock signal. The input by CLK 20 MHZ clock signal, in DOUT end can output stable sine signals.
)
- 2021-03-07 15:49:29下载
- 积分：1
-
简易报文识别器
里面有状态机的应用，比如在HEAD那个状态，统计5个0x55d5数，那么
如何知道现在希望是55还是d5呢？
假设head_flag信号，若head_flag=0，希望是55；若是head_flag=1，希望是d5。
4. 初值：0；加
- 2022-02-04 11:09:55下载
- 积分：1
