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medianfilter
图像滤波中的中值滤波，有效滤除椒盐噪声，使用verilog语言编写(Image filtering in the median filter, effectively filter out salt and pepper noise, using verilog language)
- 2011-10-13 17:08:48下载
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数字电压表程序
基于FPGA的数字电压表 两种方案 一种VHDL一种Verilog(Digital voltmeter based on FPGA)
- 2018-04-04 21:33:14下载
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用VHDL编写的FIR数字滤波器的程序可以用在FPGA工作。
FIR数字滤波器程序，采用vhdl编写，可用于FPGA电路-FIR digital filter procedure for the preparation of VHDL can be used in FPGA circuit
- 2022-08-15 20:37:14下载
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tb_modular
说明： Matlab to hdl code for Least_square testbench
- 2020-06-17 12:20:02下载
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VHDL_COUNTING 时间使用按钮 (Đếm giờ phút giây sử dụng nút nhấn)
VHDL_COUNTING 时间使用按钮 (Đếm giờ phút giây sử dụng nút nhấn)
- 2022-01-27 10:40:51下载
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xilinx CTC IPcore 误码率测试
xilinx CTC IPcore 误码率测试-xilinx CTC IPcore Bit Error Rate Test
- 2022-07-17 12:20:15下载
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用Matlab编写fft
在MATLAB下自编实现快速傅里叶分析，(Fast fft own procedures, faster than the system call fft slowe)
- 2020-06-23 09:00:02下载
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fifoi
基于Xilinx Vertex2的可综合的2048x10位的读写可控制FIFO模块源代码，深度可控(Based on the Xilinx Vertex2 can be integrated 2048x10-bit read and write can control the FIFO module source code, the depth of controllable)
- 2008-12-19 00:17:51下载
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SDRAM控制器设计代码
SDRAM控制器设计代码，我们写的SDRAM控制器是肯定包括初始化、读操作、写操作及自动刷新这些操作的，既然这样，我们就可以给每一个操作写上一个模块独立开来，这样也便于我们每个模块的调试，显然这种思路是正确的。那怎么让我们的各个模块工作起来呢，虽然都是独立的模块，但很显然这几个模块之间又是相互关联的。就拿上面刚才说的那个情况来讲，如果SDRAM需要刷新了，而SDRAM却正在执行写操作，那我们刷新模块与写模块之间怎么进行控制呢？这个问题解决了，读模块与刷新模块之间的这个问题也可以很轻松的解决。
- 2022-03-21 02:39:52下载
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fir
vhdl code for fir filter
- 2011-02-18 11:51:26下载
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