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AV视频信号输入后，存入SDRAM中然后在PC上面进行显示的代码。...
AV视频信号输入后，存入SDRAM中然后在PC上面进行显示的代码。-AV video signal input into the SDRAM in the PC and then display the code above.
- 2023-03-27 03:30:03下载
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mux21a
在VHDL结构体中用于描述逻辑功能和电路结构的语句分为顺序语句和并行语句两部分，顺序语句的执行方式十分类似于普通软件语言的程序执行方式，都是按照语句的前后排列方式顺序执行的。(VHDL structure in the body used to describe the logic function and circuit structure of the order of statements and expressions are divided into two parts in parallel statement, modalities for the implementation of the order of statement is very similar to ordinary language software program implementation, are in accordance with the statements before and after the arrangement of the order implementation.)
- 2008-12-24 18:25:20下载
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ptos
八位并行数据转换为串行数据依时钟信号串行输出(Eight bit parallel data to serial data)
- 2018-05-02 19:43:25下载
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realization of the project document ARM system CPLD logic, external resources ha...
该工程文件实现ARM系统中CPLD的逻辑工作，起到外围资源的逻辑地址译码功能-realization of the project document ARM system CPLD logic, external resources have address decoding logic function
- 2022-02-05 23:05:52下载
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velocity_Verilog
速度表（velocity）要求：1．显示汽车Km/h数；2．车轮每转一圈，有一传感脉冲；每个脉冲代表1m的距离；3．采样周期设为10s；
4．要求显示到小数点后边两位；5．用数码管显示；6. 最高时速小于300Km/h。（约为83.3m/s）
(use verilog to realize velocity)
- 2020-07-13 15:08:51下载
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practical_lift_controller
实用电梯控制器
实用电梯控制系统block symbol file
实用电梯控制器的Verilo
practical_lift_controller
实用电梯控制器
实用电梯控制系统block symbol file
实用电梯控制器的Verilog HDL程设计-practical utility practical_lift_controller elevator controller elevator control system block symbol file utility elevator controller Verilog HDL-way design
- 2023-03-27 22:00:04下载
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VHDL语言100例详解
说明： 适合入门及进阶的100个VHDL练习题，从易到难(100 VHDL exercises for beginners and advanced students, from easy to difficult)
- 2020-04-10 16:52:07下载
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fpga里实现 uart 经典 vhdl语言写的 ise工程文件
fpga里实现 uart 经典 vhdl语言写的 ise工程文件-fpga implementation in vhdl language classic uart of ise project file
- 2022-07-10 00:07:59下载
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CHANNEL_ESTIMATION_PROJECT
基于 quartus 2 的 lte 信道估计verilog hdl代码 只有功能仿真 时序仿真自己加sdc文件并且调整testbench的clk才能做出来(Estimated Verilog HDL code based Quartus lte channel only functional simulation timing simulation plus sdc file and adjust the testbench clk to do it)
- 2013-04-22 19:29:00下载
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WORK
运用VC编程的带LCD显示的信号发生器可用三个开个调节输出三个波形(Signal generator can be used three to open a regulator output waveform using VC programming with LCD display)
- 2013-03-02 16:13:27下载
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