登录
首页 » VHDL » Verilog代码。注册成功,对FPGA的使用标准单元库…

Verilog代码。注册成功,对FPGA的使用标准单元库…

于 2022-06-15 发布 文件大小:4.00 kB
0 44
下载积分: 2 下载次数: 1

代码说明:

verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • jishi
    计时器=================(Timer =================)
    2009-12-27 21:41:10下载
    积分:1
  • FPGA
    verilog编写的QPSK发射机的FPGA部分,已经过验证,完全达到要求。调制矢量误差4%(QPSK transmitter verilog prepared by the FPGA portion, has been proven, fully meet the requirements. Modulation vector error of 4 )
    2013-10-08 14:58:23下载
    积分:1
  • 本例是一个6层电梯的控制系统,VHDL原程序,状态机,控制器
    本例是一个6层电梯的控制系统,VHDL原程序,状态机,控制器-This case is a 6-storey elevator control system, VHDL original procedures, state machine, controller
    2022-08-13 12:10:03下载
    积分:1
  • texample1
    32-bit shifter, shifter, 32-bit.Very goog as a study file.
    2015-10-24 09:44:53下载
    积分:1
  • The full version of the multiplier. I believe there is not a small improvement f...
    完整版的乘法器.相信对初学者有不小的提高-The full version of the multiplier. I believe there is not a small improvement for beginners
    2022-12-06 15:10:03下载
    积分:1
  • XAPP_585
    XAPP585 serdes_1_to_7 and serdes_7_to_1 data
    2021-02-04 13:49:57下载
    积分:1
  • 串口程序 VHDL
    串口程序 VHDL-Serial procedures VHDL
    2023-02-10 04:55:04下载
    积分:1
  • floatadd
    说明:  浮点数加法器的源代码,实现浮点数的加法功能,浮点数遵循的是IEEE745标准(floating_piont addition)
    2021-04-06 18:19:02下载
    积分:1
  • 四位抢答器
    设计一个可容纳四组参赛的数字式抢答器,每组设一个按钮供抢答使用。抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用;设置一个主持人“复位”按钮,主持人复位后,开始抢答,第一答对一次加1分,答错一次减1分
    2022-03-26 08:47:21下载
    积分:1
  • LCD_VHDL
    用FPGA控制1602型液晶显示,显示一行英文语句。(show)
    2009-09-20 23:14:54下载
    积分:1
  • 696522资源总数
  • 104029会员总数
  • 31今日下载