登录
首页 » VHDL » 四位十进制频率计的顶层控制模块,用于生成测频需要的复位及控制信号...

四位十进制频率计的顶层控制模块,用于生成测频需要的复位及控制信号...

于 2022-07-22 发布 文件大小:916.00 B
0 132
下载积分: 2 下载次数: 1

代码说明:

四位十进制频率计的顶层控制模块,用于生成测频需要的复位及控制信号-four decimal frequency of top-level control modules, used to generate the required frequency measurement and control signals reset

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • at7_ex04
    通过LED闪烁控制器的代码,使用Vivado工具配置定义一个IP核,在用户工程中可随意添加这个IP核作为设计的一部分,如同Vivado自带的IP核一样方便调用和集成。(Through the code of the LED scintillation controller, the Vivado tool is configured to define a IP core, and the IP kernel can be added as part of the design at random in user engineering. It is as convenient to call and integrate as the IP kernel with Vivado.)
    2018-04-09 18:41:52下载
    积分:1
  • Low
    低通滤波器在QUARTUS7.0开发环境下的文本与框图结合的实现方法的源代码-Low-pass filter QUARTUS7.0 development environment in the text and diagram combination of methods to achieve source code
    2022-11-29 01:15:03下载
    积分:1
  • //led.v /*
    //led.v /*------------------------------------- LED显示模块:led(CLK,AF,ADDR,DATA) 功能: 显示 注意事项: 8位LED 参数: CLK:扫妙时钟输入,推荐1kHz AF:数码管输出,a~h ADDR:数码管选择位数出,0~2 DATA:显示数据输入0~9999 9999 编写人: 黄道斌 编写日期: 2006/07/13 -------------------------------------*/-//led.v /*------------------------------------- LED Display Module : led (CLK, AF, ADDR. DATA) function : to show : 8 LED parameters : CLK : So Wonderful clock input, Suggest 1kHz AF : digital tube output, a ~ h ADDR : digital control options from the median, 0 ~ 2 DATA : data show that the importation of 0 ~ 9999 9999 prepared : Huang Daobin preparation date : 2006/07/13-------------------------------------*/
    2022-06-03 00:26:09下载
    积分:1
  • 24秒倒计时系统(有跑马灯) 利用CPLD
    24秒倒计时系统(有跑马灯) 利用CPLD-24 seconds remaining systems (5,250) using CPLD
    2022-03-26 05:51:13下载
    积分:1
  • classdiagramnew
    class diagram diagram for AIRS
    2015-06-10 22:44:10下载
    积分:1
  • 用VHDL语言实现数字钟的设计
    用VHDL语言实现数字钟的设计,要求设计实现一个具有带预置数的数字钟,具有显示年月日时分秒的功能。用6个数码管显示时分秒,set按钮产生第一个脉冲时,显示切换年月日,第2个脉冲到来时可预置年份,第3个脉冲到来时可预置月份,依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒,第 8个脉冲到来后预置结束,正常工作,显示的是时分秒。Up为高电平时,upclk有脉冲到达时,预置位加1.否则减1。
    2022-10-28 10:35:04下载
    积分:1
  • full adder
    说明:  vhdl code for full adder
    2020-06-30 22:46:55下载
    积分:1
  • 用FPGA实现的模糊控制器 部分用VHDL编写的源程序
    用FPGA实现的模糊控制器 部分用VHDL编写的源程序-Using FPGA to achieve some of the fuzzy controller using VHDL source code prepared
    2022-03-26 02:28:39下载
    积分:1
  • Noise-cancellation
    this contain the source code for noise cancellation ,which can be used in c platform.
    2012-10-21 23:32:37下载
    积分:1
  • kalman_mppt-master
    filter kalman mppt for PV
    2020-10-04 13:27:39下载
    积分:1
  • 696516资源总数
  • 106571会员总数
  • 2今日下载