-
A signal can be stretched any one CLk the VHDL source code examples. See documen...
一个可以把信号拉长任意个CLk的VHDL源码例子。详见说明文档-A signal can be stretched any one CLk the VHDL source code examples. See documentation
- 2022-03-24 02:54:32下载
- 积分：1
-
线性反馈移位寄存器的随机数发生器
线性反馈移位寄存器的最右侧位称为输出位。水龙头是 XOR 按顺序和输出位，然后反馈到最左边的位。在最右边的位置的位序列的叫做输出流。双边投资条约中的线性反馈移位寄存器状态影响输入被称为水龙头 （在图中的白色）
- 2022-02-13 22:21:05下载
- 积分：1
-
verilogUART
verilog实现的串口实现代码，可以直接复制使用(verilog achieve serial implementation code can be copied directly use)
- 2013-03-19 21:09:23下载
- 积分：1
-
adder
用于实现FPGA硬件开发使用的加法器，需要注意的是用Verilog语言实现的(The adder used to realize FPGA hardware development needs to be realized in Verilog language)
- 2020-06-22 03:20:01下载
- 积分：1
-
通过VHDL语言的例子，FPGA的VHDL语言的原型（八）是
应用背景FPGA原型的VHDL例子提供一系列清晰，易于遵循的快速代码开发模板；大量的实际例子来说明和强化的概念和设计技术；现实可实施的项目和测试在Xilinx原型板；深入探索和Xilinx PicoBlaze软核微处理器。关键技术本书采用“做中学”介绍VHDL和FPGA技术的概念和设计人员通过一系列的实验方法。
- 2022-03-18 12:23:37下载
- 积分：1
-
pc_cfr_test_v3_1c
一个关于降低现代通信系统中高峰均比信号的matlab算法，对于研究数字预失真基于FPGA实现的有一定作用！(A modern communication system on the lower than the peak signal matlab algorithm for FPGA-based study of digital pre-distortion to achieve a certain effect!
)
- 2011-07-07 22:01:17下载
- 积分：1
-
Idddc_30mF
中频70M，30M带宽LFM信号，采样率为102.4M，，数字下变频后，还进行了三倍抽取，最后还得到I，Q两路信号
(IF 70M, 30M bandwidth LFM signal, the sampling rate 102.4M, under digital variable frequency after also carried out three times extracted, and finally also received the I and Q signals)
- 2012-07-25 23:56:30下载
- 积分：1
-
基于sopc ep2c5开发板的rs232例程
基于sopc ep2c5开发板的rs232例程-On sopc ep2c5 development board rs232 routines
- 2022-02-05 03:28:05下载
- 积分：1
-
ADS7844 AD转换芯片的VHDL控制器
ADS7844 AD转换芯片的VHDL控制器-ADS7844 AD converter chip VHDL controller
- 2022-02-02 13:25:44下载
- 积分：1
-
This code for countor . it is design in verilog HDL.
This code for countor . it is design in verilog HDL.
- 2022-07-27 18:33:04下载
- 积分：1
