登录
首页 » VHDL » design a module from a trip data flow channeling Lane detected bitstream "1...

design a module from a trip data flow channeling Lane detected bitstream "1...

于 2022-07-06 发布 文件大小:8.68 kB
0 157
下载积分: 2 下载次数: 1

代码说明:

设计一个模块,从一个窜行数据流里检测出码流“11100”,这个模块包括reset,clk,datain及输出端pmatch-design a module from a trip data flow channeling Lane detected bitstream "11100", this module includes reset, clk, datain and output pmatch

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 关于vhdl的一些例子
    关于vhdl的一些例子-on some of the examples of VHDL
    2022-01-28 04:13:20下载
    积分:1
  • PCI_Master
    pci协议主模块开发实用代码, 适合初级学习者使用 很不错(pci agreement to develop practical code, very good for junior learners)
    2013-01-10 14:48:24下载
    积分:1
  • ALTERA嵌入式设计大赛获奖作品文章,非常适合DE2开发参考
    ALTERA嵌入式设计大赛获奖作品文章,非常适合DE2开发参考-ALTERA Embedded Design Competition Prize-winning article, very suitable for the development of reference DE2
    2022-04-07 11:00:16下载
    积分:1
  • 这是一个代码为华勒斯树乘法器
    This a code for wallace tree multiplier-This is a code for wallace tree multiplier
    2022-02-03 07:00:25下载
    积分:1
  • eeprom
    实现I2C协议下EEPROM存储的数据读写控制(Under I2C protocol to achieve read and write data stored in EEPROM control)
    2014-03-05 20:24:21下载
    积分:1
  • claa
    vhdl code for carry lookahead addder
    2014-02-05 00:26:26下载
    积分:1
  • 携带向前看加法器
    这是为了添加 4 位东西非常有用的携带看前面加法器。进位加法器(CLA) 是加法器在数字逻辑中使用的类型。进位加法器通过减少确定运载位所需的时间量提高速度。它可以用更简单,但通常速度较慢,波纹携带加法器计算旁边的总和位的进位位对比和每一位必须等待,直到已开始计算自己的结果和进行位 (见加法器细节上波纹的串行加法器) 计算前进行。进位加法器计算一个或多个执行总和,从而减少了等待时间来计算结果的较大值位的前位。Kogge 石加法器和布伦特-西贡加法器是加法器的这种类型的例子。
    2022-01-25 14:15:25下载
    积分:1
  • irdecode
    自己编写的红外解码子程序,但CPU资源占用较高,作教学示范用途。(prepared their infrared decoding routines, but higher occupancy CPU resources for teaching demonstration purposes.)
    2006-11-05 13:51:28下载
    积分:1
  • 全数字锁相环的verilog源代码
    全数字锁相环的verilog源代码-全数字锁相环的verilog源代码
    2023-04-30 22:20:03下载
    积分:1
  • AD7980
    AD9850 VERILOG代码 硬件验证过,可以使用。
    2021-05-07 15:37:36下载
    积分:1
  • 696518资源总数
  • 105895会员总数
  • 18今日下载