-
16位并行相关器的VHDL程序
16位并行相关器的VHDL程序-16 parallel with the VHDL-related procedures
- 2022-02-09 15:11:47下载
- 积分：1
-
fft_32k_readme_v1_0_0
Fast Fourier Transform (FFT) 32K Point Design contains
information about the design example
- 2018-10-11 15:11:54下载
- 积分：1
-
The use of Altera' s FPGA
使用Altera公司的FPGA进行VHDL开发。使用quartus2 9.0软件在EP1C3T144C8开发板上实现先进先出的队列。-The use of Altera" s FPGA-VHDL development. Use quartus2 9.0 software EP1C3T144C8 Development Board to achieve FIFO queue.
- 2022-05-14 03:33:12下载
- 积分：1
-
基于交叉开关的路由器
路由器是Noc的重要组成部分。本文实现了一个简单的Noc路由器。该路由器的主要单元包括FIFO缓冲区、路由单元、控制单元、交叉开关和仲裁单元。在这种情况下，使用XY路由算法。这里没有使用流量控制机制。仲裁器的输出决定了纵横开关的选择线。这里5到1个mux构成一个纵横制交换机。有5个仲裁单位。存在5个路由逻辑单元。每个端口都有自己的路由单元。路由单元的输出包括本地、北、南、东和西。ie输出是一个5位向量。此输出的第0位表示本地端口，第1位表示北，第2位表示南等。对于本地仲裁器输入，是所有t的第0位
- 2023-03-10 19:25:03下载
- 积分：1
-
ise
xilinx的时序约束实验，通过阅读本文档，你可以用全局时序约束来轻松提高已有的项目的系统时钟频率，同时你还可以用映射后静态时序报告以及布局布线后静态时序报告来分析你的设计性能(Xilinx timing constraints of the experiment, by reading this document, you can use the overall timing constraints to easily enhance existing projects the system clock frequency, at the same time you can also use static timing report after mapping, as well as after placement and routing static timing analysis report to you design performance)
- 2007-09-20 14:30:52下载
- 积分：1
-
cordic
verilog编写的数字信号发生器NCO用CORDIC方法实现产生sin cos信号，流水线结构，简单实用。(verilog prepared by the digital signal generator NCO using CORDIC method implementation generate sin cos signal, pipelined architecture, simple and practical。)
- 2021-04-09 11:38:59下载
- 积分：1
-
用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制....
用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制.-with AHDL prepared MAXPULS development. Communications from external clock rate and restriction on the number of data bytes.
- 2022-12-17 02:20:02下载
- 积分：1
-
the transmitter and receiver modules for serial communication
the transmitter and receiver modules for serial communication
- 2022-07-22 02:02:39下载
- 积分：1
-
xapp1014-xilinx-sdi
用fpga实现SDI，每一步都很清楚 搞视频的可以参考(Fpga realization of SDI, each step are clearly engaged in the video can refer to)
- 2020-11-10 19:19:46下载
- 积分：1
-
A signal can be stretched any one CLk the VHDL source code examples. See documen...
一个可以把信号拉长任意个CLk的VHDL源码例子。详见说明文档-A signal can be stretched any one CLk the VHDL source code examples. See documentation
- 2022-03-24 02:54:32下载
- 积分：1
