Based on VHDL+ FPGA design of the DDS signal gennerator has been through debug mode
于 2022-09-21 发布
文件大小:546.61 kB
0 192
下载积分: 2
下载次数: 1
代码说明：
一个用VHDL设计的DDS信号发生器，包括两个pics的仿真结果。
下载说明：请别用迅雷下载，失败请重下，重下不扣分！
发表评论
