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DSP--PFPGA
在FPGA中编写FPGA芯片与DSP28335进行通信的程序(FPGA chip and DSP28335 written in FPGA communication program)
- 2015-02-02 18:46:25下载
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123456shouhuoji
售货机-VHDL语言-已调试通过
真的很好用哦~适合一切学习EDA的初学者，能够让你轻松度过EDA课！~(Vending machine-VHDL language- has been really good with debugging by Oh ~ EDA for all beginners to learn, to let you easily through the EDA class! ~)
- 2010-05-09 22:31:14下载
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arbiter_ip
Arbiter code for simulation purpose
- 2013-07-13 17:45:11下载
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8-解码器 FPGA
8 位解码器使用 verliog，fpga，使用 verliog，fpga，使用 verliog，fpga，使用 verliog，fpga，使用 verliog，fpga，使用 verliog，fpga，使用 verliog，fpga，使用 verliog 的8 位解码器上的 led 指示灯的8 位解码器上的 led 指示灯的8 位解码器上的 led 指示灯的8 位解码器上的 led 指示灯的8 位解码器上的 led 指示灯的8 位解码器上的 led 指示灯的8 位解码器上的 led 指示灯fpga， 8 位解码器使用 verliog，fpga 上的 led 指示灯上的 led 指示灯
- 2022-08-17 17:49:44下载
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Gaussian Random number generator (hardware implemented)
This is hardware implemented Gaussian random number generator based on the article attached in the folder "Document"
The system is based on the Ziggurat Gaussin random algorithm and implemented when I was under-graduate.
Although it is not my original system, it is so helpful cause I can acquire a lot of useful skills of verilog programming such as pipeline.
It is well simulated on the synthesis tool (ISE14.7) and the printed data can be verified using Matlab which is in the "Document" folder.
The testbench fils is tb_Zigg.v, and the top module file is top_Zigg.v
Goodlucks~
- 2022-03-25 01:29:44下载
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使用 fifo 来交换不同的时钟
这个项目是一个简单的 ISE14.7 项目，使用 fifo 缓冲区不同 clk 区的资料。我们也做了模拟 ISim 嵌入到 ISE14.7 中。事实上，我们可以做它没有相同宽度提取。写时钟到 fifo 是 62 MHz，而读的时钟是 16.368MHz.In 这个项目，我们做模拟只是为了验证是否提取数据是否正确与否。结果表明，有时每三点，提取了一个样品;有时每四点，提取了一个样本。
这个项目可能在 GPS navagition 系统中使用。
- 2022-02-04 13:36:02下载
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基于优先级的调度
我做了一种基于进程的优先级的调度算法。因为调度是最重要的事情现在要执行更快的运行速度。因此我的设计中 verilog 的基础，进程的优先级调度算法。
- 2022-03-12 18:48:45下载
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仲裁者Verilog
这是编码在 Verilog 用于由 4 个不同端口循环赛样式选择仲裁。理解的状态机的概念，最后我已经编写了代码和台架测试，验证之后它彻底，
请看下面的代码，
注意;-它是有一个轮循仲裁设计一样
我们的任务和功能的一部分是，它不得不等待下一个请求按递增的顺序，直到它给格兰特为该请求。
- 2023-03-20 13:05:03下载
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dianzibiao
这是一个数字逻辑课程的电子表的实现，利用VHDL语言实现，初学者可以完全掌握，很有帮助。(This is the realization of the electronic timepiece a digital logic course, the use of VHDL language, beginners can fully grasp and helpful.)
- 2016-04-19 17:20:34下载
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crc24_d1
CRC24的verilog实现,LTE的3GPP 36.212里面对应的CRC添加(the implementation of CRC24 in verilog)
- 2018-06-06 14:16:10下载
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