-
数字时中（VHDL）
数字时中（VHDL）-Numbers in (VHDL)! ! ! ! ! ! ! ! ! ! ! ! ! ! ! !
- 2022-03-14 04:30:43下载
- 积分：1
-
f_adder
一位加法全加器，可以实现低位进位输入和高位进位输出。(full adder)
- 2009-12-24 15:40:39下载
- 积分：1
-
This is the design of the divider module EDA. Can achieve three different freque...
此为EDA设计的分频器模块。可以实现三种不同的频率信号，可以通过使用者自由设置频率大小-This is the design of the divider module EDA. Can achieve three different frequency signals, users can freely set the frequency of the size of
- 2022-07-22 16:48:57下载
- 积分：1
-
xiangmu_chengxu
雷达基本恒虚警处理，CA-CFAR(单元平均恒虚警处理),OS-CFAR（有序类恒虚警处理）,SO-CFAR（选小类恒虚警处理），(radar basic constant alarm operation,obtaining os-cfar,so-cfar,os-cfar,ca-cfar)
- 2020-12-01 20:59:28下载
- 积分：1
-
Verilog
verilog编程语言的讲解，有电子科技大学出版(verilog programming language to explain, there is the University of Electronic Science and Technology Publishing)
- 2013-08-14 09:21:43下载
- 积分：1
-
LED-clock-display
利用单片机控制LED时钟显示，以及闹钟，程序较大，但比较简单易懂。(LED clock display)
- 2013-03-10 10:15:37下载
- 积分：1
-
8位数字显示的简易频率计
（1）能够测试10HZ~10MHZ的方波信号；
（2）电路输入的基准时钟为1HZ，要求测量值以8421BCD码形式输出；
（3）系统有复位键；
（4）采用分层次分模块的方法，用Verilog HDL进行设计，并对各个模块写出测试代码；
（5）具体参照说明文档（包含源代码，仿真图，测试波形，详细的设计说明）(A square wave signal capable of testing 10HZ~10MHZ;
(2) the reference clock input by the circuit is 1HZ, and the measured value is output in the form of 8421BCD code;
(3) the system has a reset key;
(4) adopt the method of layering sub sub module and design with Verilog HDL;
(5) write test simulation program.)
- 2020-12-02 02:59:26下载
- 积分：1
-
一个用VHDL语言编写的双端口存储器程序，可下载在FPGA中使用
一个用VHDL语言编写的双端口存储器程序，可下载在FPGA中使用-Written in VHDL language using a dual-port memory program can be downloaded in the FPGA using
- 2023-06-18 05:20:03下载
- 积分：1
-
FSM
lap trinh FSM may trang thai
- 2014-10-22 15:56:39下载
- 积分：1
-
It s a 8051 VHDL source code issued by Original.
它是一个8051 VHDL源代码发布的原创。
- 2022-06-17 06:19:21下载
- 积分：1
