网站首页

32位除法器verilog设计

于 2023-01-08 发布文件大小:1.02 kB

 0  164

下载积分: 2 下载次数: 1

我要下载

代码说明：

使用了不恢复余数循环移位减法来实现除法功能，在硬件资源与除法周期之间取了折中，32位除法要进行32次移位减法，使用了5个64位的寄存器，一个周期做4次移位减法，8个周期完成一次除法操作。设计全部用verilog实现。详细算法见图：

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

发表评论

0 个回复

dw_ahb_dmac_db
It is Synopsys dmac controller databook

2020-10-10 10:27:34下载

积分：1
pps_ketiao_rb2
说明： FPGA程序,使用Verilog语言生成1个脉冲可调的PPS脉冲信号。(FPGA program generates 1 PPS pulse signal, using Verilog language.)

2020-06-20 17:00:02下载

积分：1
ad5791
在Quartus环境下编写，使用Cyclong系列芯片，配置七通道高精度AD5791，该例子为AD5791的FPGA配置使能代码,包括模拟数据输入模块，复位模块，命令接收是能配置模块。(AD5781，Digital signal convert to Analog signal)

2021-04-20 14:28:50下载

积分：1
uart_slip
说明：实现串口通讯以及SLIP协议传输数据，增加了特殊字符的转义(Realization of Serial Communication and SLIP Protocol)

2021-01-19 18:58:41下载

积分：1
XAPP200_ddr_sdram_64b
Xapp 200 64 bit DDR SDRAM design files for Xilinx Vertix

2011-01-19 09:45:06下载

积分：1
FPGA_design
成功解决FPGA设计时序问题的三大点.word说明文档，很详细(FPGA design timing problems successfully solved the three points)

2010-07-19 16:16:28下载

积分：1
彩灯控制、数码管循环显示1～8、1010序列检测器
verilog实现彩灯控制、数码管循环显示1～8、1010序列检测器，代码在文件里

2022-03-19 02:07:26下载

积分：1
seven_lcd
七段数码管显示的时钟程序VHDL代码 ISE编译环境(SEVEN seg VHDL ISE CLOCK)

2009-12-08 11:09:15下载

积分：1
8_BUS
BUS documentation and map reffereces

2020-06-25 19:40:02下载

积分：1
multi16
有符号16位乘法器。经典booth编码。拓扑结构为wallance树。加法器类型是进位选择加法器。(Number system: 2 s complement Multiplicand length: 16 Multiplier length: 16 Partial product generation: PPG with Radix-4 modified Booth recoding Partial product accumulation: Wallace tree Final stage addition: Carry select adder )

2013-01-01 14:13:58下载

积分：1

696518资源总数
106182会员总数
24今日下载

32位除法器verilog设计

0 个回复

热门标签

热门下载