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CPU-Verilog
说明： 简单流水线CPU，使用 verilog实现，实现一条指令的整个流程(Implementation of Simple Pipeline CPU Verilog)
- 2020-06-23 19:40:01下载
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BPSK
先用Matlab理论仿真，再用Verilog语言在ISE环境下编写程序，可通过手机发送指令来控制上下变频器的参数。(Firstly, we use the theory of MATLAB to simulate, and then use Verilog language to write programs in ISE environment. The parameters of up-down converter can be controlled by sending instructions from mobile phone.)
- 2020-06-19 22:40:02下载
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VERILOG比较器设计
VERILOG比较器设计，属于数字电子技术实验入门的资料。
- 2022-01-31 04:02:11下载
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各种基础module打包下载全集
例如分频器，alu，ram的verilog实现(The implementation of divider, alu, ram etc. in verilog)
- 2020-10-12 23:37:32下载
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uart
实现与电脑端串行数据发送与接收，波特率为9600(Realize serial data sending and receiving with the computer terminal)
- 2017-10-04 01:30:01下载
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rs-codec(255-223)
RS编码是一种纠错码，本程序实现RS（255，223）用FPGA 实现RS编码，程序在Quartus II中调试通过。(RS coding is an error-correcting codes, the procedures for the realization of RS (255,223) with FPGA realization of RS codes, in the Quartus II program through the debugger.)
- 2021-05-13 00:30:02下载
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tcd1209d
TCD1209D驱动程序
Verilog语言(TCD1209D driver Verilog language)
- 2021-04-08 09:49:01下载
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FPGA内部实现数据大小排序方法
在FPGA内部实现数据大小排序是一件非常困难的事情，本例中以流水线方式实现16个数据的排序！
- 2022-04-20 13:03:53下载
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all clock
数字钟通过verilog实现，并且支持Modelsim仿真(The digital clock is implemented by Verilog and supports Modelsim simulation)
- 2020-06-18 05:00:01下载
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Altera D01 内 RAM 和显示数据根据地址序列的程序
这种电路将加载 （写） 的地址内的 RAM 和显示地址的数据序列。
在读期间，我们可以触发一个中断对数据进行排序升序和显示 5 次，并返回
回读状态。
- 2022-03-24 10:16:01下载
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