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verilog实现ALU的源代码，并提供了详细的测试平台！
verilog实现ALU的源代码，并提供了一个详细的测试平台！-achieve ALU Verilog source code, and provide a detailed test platform!
- 2022-03-15 13:01:46下载
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开源软核处理器OpenRisc的SOPC设计
开源软核处理器OpenRisc的SOPC设计
- 2022-01-25 21:28:54下载
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uart
uart 发送模块接收模块及tb，其中可以选择不同波特率进行收发，代码带有详细注释。(UART sending module and receiving module)
- 2020-06-20 20:00:02下载
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400rdm
说明： 用于FPGA的学习，大家值得借鉴，可以好好学习一下(this is for fpga and you can use this.)
- 2020-06-16 15:20:02下载
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4-16.doc
4-16译码器，用VHDL编写的，可以直接下载到可编程逻辑器件中(4-16 decoder, written with VHDL, can be directly downloaded to the programmable logic device)
- 2010-11-24 15:13:14下载
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MT9M001
FPGA驱动MT9M001的verilog代码，里面还有ddr3部分将图像数据进行存储，lcd进行图像显示，里面的摄像头驱动部分很详细，大家可以多研习研习(Verilog driver MT9M001 code, which is also the DDR3 image data storage, LCD display, which drives the part is very detailed, we can learn more)
- 2020-07-10 13:48:54下载
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The full version of the multiplier. I believe there is not a small improvement f...
完整版的乘法器.相信对初学者有不小的提高-The full version of the multiplier. I believe there is not a small improvement for beginners
- 2022-12-06 15:10:03下载
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Four-FPGA-design-techniques
FPGA设计的四种常用思想与技巧，包括乒乓操作、串并转换、流水线操作、数据接口同步化(FPGA design of the four common ideas and techniques, including the operation of ping-pong, SERDES, pipelining, synchronization of data interface)
- 2012-04-22 22:39:57下载
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完成一个FIR数字滤波器的设计。要求：
1、 基于直接型和分布式两种算法。
2、 输入数据宽度为8位，输出数据宽度为16位。
3、 滤波器的阶数为1...
完成一个FIR数字滤波器的设计。要求：
1、 基于直接型和分布式两种算法。
2、 输入数据宽度为8位，输出数据宽度为16位。
3、 滤波器的阶数为16阶，抽头系数分别为h[0]=h[15]=0000，h[1]=h[14]=0065，h[2]=h[13]=018F，h[3]=h[12]=035A，h[4]=h[11]=0579，h[5]=h[10]=078E，h[6]=h[9]=0935，h[7]=h[8]=0A1F。
-Completion of a FIR digital filter design. Requirements: one, based on the direct type and distributed two algorithms. 2, input data width of 8, the output data width of 16. 3, filter order of 16 bands, tap coefficients for h [0] = h [15] = 0000, h [1] = h [14] = 0065, h [2] = h [13] = 018F , h [3] = h [12] = 035A, h [4] = h [11] = 0579, h [5] = h [10] = 078E, h [6] = h [9] = 0935, h [7] = h [8] = 0A1F.
- 2022-10-24 20:10:03下载
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ahb_slave_latest.tar
AHB 总线slave verilog实现(Implementation of AHB bus)
- 2020-06-30 13:40:02下载
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