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The full version of the multiplier. I believe there is not a small improvement f...

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完整版的乘法器.相信对初学者有不小的提高-The full version of the multiplier. I believe there is not a small improvement for beginners

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典型的例子，从互联网上下来，希望对大家有用，
典型事例，从网上down的，希望对大家有用，-Typical examples, from the Internet down, and I hope useful for everyone,

2022-03-30 06:06:30下载

积分：1
float_int
自己编写的，浮点数与整数之间的转换的Verilog HDL实现(Written by myself, it is converted into Verilog HDL integer floating point implementation)

2020-12-18 10:29:11下载

积分：1
基于FPGA的数字钟
1.设计一个具有24进制计时、显示、整点报时、时间设置和闹钟功能的数字钟，要求时钟的最小分辨率时间为1s。2.多功能数字钟系统功能的具体描述如下：计时：正常工作状态下，每日按24小时计时制计时并显示，蜂鸣器逢整点报时。校时：请点击左侧文件开始预览！预览只提供20%的代码片段，完整代码需下载后查看加载中侵权举报

2022-05-23 08:48:32下载

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Xilinx_2018_Licenses_Downloadly.ir
说明： Xilinx Licenses 2018

2020-06-25 08:20:01下载

积分：1
simple_cpu
初学cpu结构的很好的verilog代码的示例，适合初学者(novice cpu structure of the good verilog code examples for beginners)

2007-03-03 01:05:16下载

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vhdl 中各种数据类型的转换实现,可以调用函数库实现
vhdl 中各种数据类型的转换实现,可以调用函数库实现-date type change

2022-03-18 06:02:30下载

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ALTERA上DE2平台，利用内部50M Hz时钟，在数码管模拟显示时间(时分秒)。
ALTERA上DE2平台，利用内部50M Hz时钟，在数码管模拟显示时间(时分秒)。-ALTERA on DE2 platform, using internal 50M Hz clock, in the digital control simulation show time (hours minutes and seconds).

2022-04-17 01:14:39下载

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这是一个FIR低通滤波器，以
一个FIR低通滤波器,最小阻带衰减-30db,带内波动小于1db．用MAXPLUS2设计与仿真。-This is a FIR LPF, with-30dB in stop-band and sigma is less than 1dB. It is designed and simulated on MAXPLUS2.

2022-04-29 09:43:31下载

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spwm
关于SPWM调制设计VHDL代码关于SPWM调制设计VHDL代码(SPWM modulation on the design of VHDL code design on the VHDL code modulation SPWM)

2021-03-16 09:19:22下载

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异步FIFO
自己编写的同步和异步FIFO的verilog代码，验证过，有可靠性(Verilog code of my own synchronous and asynchronous FIFO, verified,and reliable.)

2020-07-03 07:00:02下载

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