-
classdiagramnew
class diagram diagram for AIRS
- 2015-06-10 22:44:10下载
- 积分：1
-
跨时钟域数据传输--经典结绳法
资源描述
说明： 结绳模块(Pluse2Toggle): 负责延长待采样信号
同步模块(Synchronization)：负责双触发器锁存
解绳模块(Toggle2Pluse)： 负责将长信号转换成脉冲信号
支持信号从快时钟域到慢时钟域，也支持信号从满时钟域到快时钟域，
- 2022-02-27 06:40:32下载
- 积分：1
-
CJ2
关键词：清华大学计算机系 计算机组成原理大实验 多周期cpu工程源码，内含中断，串口，以及31个指令的实现，读写内存，控制器，ALU，寄存器，分频等模块，小作业什么的可以直接从里面摘抄，为学弟学妹造福(Keywords: Department of Computer Science Computer Composition Principle experimental multi-cycle the cpu Engineering source for the benefit of mentees)
- 2020-12-29 10:09:01下载
- 积分：1
-
串行至并行转换器 UVM 代码
UVM 基于与教程有关的验证平台的体系结构中的所有组件的验证代码。最好的入手 UVM 的家伙
- 2022-07-10 05:49:00下载
- 积分：1
-
GUI
1）选择一个语音信号作为分析对象，或录制一段语音信号； 2）对语音信号进行采样，画出采样前后语音信号的时域波形和频谱图； 3）利用MATLAB中的随机函数产生噪声加入到语音信号中，使语音信号被污染，然后进行频谱分析； 4）设计用于处理该语音信号的数字滤波器，给出滤波器的性能指标，画出滤波器的频率响应； 5）对被噪声污染的语音信号进行滤波，画出滤波前后信号的时域波形和频谱，并对滤波前后的信号进行比较和分析； 6）回放各步骤的语音信号，给出相应处理程序及运行结果分析。(1) Select a voice signal as an analysis object, or record a voice signal 2) sampling the voice signal, draw the waveform and frequency spectrum of the time domain before and after sampling the speech signal 3) using the random function in MATLAB generated noise was added to the speech signal, the speech signal to be contaminated, and then spectrum analysis 4) for processing the speech signal, the digital filter design, given the performance of the filter to draw the filter' s frequency response 5) on the noise pollution of the speech signal is filtered, time-domain waveform and spectrum draw before and after filtering the signal before and after filtering, and the signal for comparison and analysis 6) playback of the speech signal for each step, given the results of the corresponding processing procedures and run analysis.)
- 2021-03-18 17:29:19下载
- 积分：1
-
verilog-PS2
说明： 在FPGA内，实现PS2键盘数据读取功能，verilog源代码(In the FPGA, achieving PS2 keyboard data read functions, verilog source code)
- 2009-08-28 16:10:24下载
- 积分：1
-
测试图_彩条-可以改分辨率
verilog实现的测试图，可设置分辨率。彩条发生器产生的由三基色、三补色以及黑白八种颜色按照亮度递减的顺序，从左至右依次排列的，竖条纹标准测试信号。
白——黄——青——绿——紫——红——蓝——黑；
- 2022-10-14 20:25:03下载
- 积分：1
-
axi_lite_user
axi_lite_user官方样例，精简功能，适用于zynq系列axi总线(Axi_lite_user official sample, streamline function, apply to zynq series Axi bus)
- 2017-07-24 16:43:22下载
- 积分：1
-
jiaozhijiejiaozhi
VHDL代码完成行列交织与解交织的功能实现(the realization of interleaver on VHDL language)
- 2020-07-17 15:08:49下载
- 积分：1
-
FIFO
fifi asyncronous and syncronus
- 2012-04-30 02:31:24下载
- 积分：1
|
联系客服（QQ：3324461878）
