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LDPC-long40rate0.5-encode-and-decode
LDPC的短码，码长为40速率为0.5的LDPC码的设计，用的是QC矩阵，压缩文件为原码部分，工程太大传不上去。(LDPC short code, a code length of 40 rate of 0.5 LDPC code design, using a QC matrix, the compressed file is part of the original code, do not pass up the works too.)
- 2013-07-01 09:28:47下载
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VHDL_Snake_Game
在FPGA开发板上用VHDL语言实现了贪吃蛇游戏，开发软件为quartus 2.这是详细的实验报告，包括源码(Snake game with VHDL FPGA development board, software development quartus 2 This is a detailed experimental report, including the source)
- 2012-06-25 16:15:26下载
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TechAss-2006
un controller pi par le langage VHDL xilinx ise design 13.2
- 2013-12-16 22:53:24下载
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Hamming Code Verilog HDL Code
本程式是利用Verilog HDL 來實現來實現數位電路的實現，實現電路為Error Correcting Code之中的Hamming Code 來解決系統之中的錯誤位元 並且偵測位元並且還原。
- 2022-10-26 07:10:03下载
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FUZZY
verilog 模糊PID 通过修改MIF文件 可以完成单个参数整定(FUZZY pid by verilog HDL)
- 2020-08-05 09:18:34下载
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四位全加器的Verilog源代码
应用背景小的verilog程序，实现一四位全加器的功能。它有两大模块。一个是四位全加器，另一个是一位全加器，它是采用组合逻辑，不复杂，但简洁明了。这将是一个很好的第一步，学习verillog。适合初学者练习。关键技术只是Verilog和组合逻辑实现一四位加法器。它建立了2个模块。一个是大 ；框架，其他作品如子功能。家庭 ；spratan-3e XC3S100E，设备，包装cp132。全加器意味着它有一个进位，它可以显示的进行，如果过流发生。
- 2022-02-07 21:27:28下载
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数字时钟模块
基于FPGA硬件平台的数字显示时钟系统，通过数码管能够实时地显示系统或自定义时间。
- 2022-08-14 12:30:43下载
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ALU（算术逻辑单元）
应用背景它的ALU设计。可以执行7个功能。这是描述在代码。这是一个工作的代码。关键技术关键技术是采用组合技术。它使用行为和门级建模。
- 2022-01-25 20:14:28下载
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Complete-RAM
ram 64KB designed by haneesh in verilog
- 2011-07-15 00:57:01下载
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shumagua
通过数码管和单片机的组合 制作成的数码管时钟程序(Through the combination of digital control and made into a single-chip digital clock program)
- 2013-10-27 12:30:04下载
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