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DDSN
quartus II 13.0 DDS工程文件，采用VHDL编写，可输出正交两路正弦信号。可以直接用modelsim-alter 仿真(quartus II 13.0 DDS project file, using VHDL written two orthogonal sinusoidal output signals. Can be simulated directly modelsim-alter)
- 2021-03-20 16:49:17下载
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Continuous_delay_control_Farrow
说明： matlab代码，利用Farrow结构设计分数延时滤波器，滤波器阶数和个数可分别进行设置，利用最大最小准则近似(Matlab code, using Farrow structure design fractional delay filter, filter order and number can be set separately, using the maximum and minimum criterion approximation.)
- 2019-06-14 09:10:59下载
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AD7938controllor-VHDL
说明： VHDL语言的有限状态机法控制8位/12位自动转换通道模数转换器AD7938(VHDL, FSM method to control 8-bit/12-bit ADC AD7938 auto-conversion channel)
- 2011-04-12 11:21:55下载
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NANDFlashcontrolandFIFOcontrol
实现NAND Flash块的控制存取以及同步的FIFO的控制 verilog 代码(NAND Flash control access and control of the synchronous FIFO verilog code)
- 2012-04-27 09:51:03下载
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EEPROM_RD_WR
本程序包含：EEPROM的功能模型(eeprom.v)、读/写EEPROM的verilog HDL 行为模块（eeprom_wr.v）、信号产生模块（signal.v）和顶层模块(top.v) ，这样可以有一个完整的EEPROM的控制模块和测试文件，本文件通过测试。(This procedure includes: EEPROM of the functional model (eeprom.v), read/write EEPROM acts of verilog HDL modules (eeprom_wr.v), signal generator module (signal.v) and top-level module (top.v), this can have a EEPROM complete control module and test document, this document is to pass the test.)
- 2008-12-23 15:04:20下载
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adder16b
说明： 潘松那本书上用vhdl语言描述的16位并入并处加法器(Pan book vhdl language used to describe the 16-bit adder into his)
- 2009-07-23 17:02:22下载
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DLX-pipeline-in-verilog
verilog实现DLX指令集5段流水线(5 stage DLX pipeline implemented in verilog)
- 2013-08-24 22:59:48下载
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FGPA，Verilog，Xilinx,Siga-S16
应用背景上传的是Verilog FPD版教学！本人还会陆续的上传Xilinx 开发板能用到的部分程序，对于初学FPGA的朋友可以进来看一下！！关键技术主要是针对初学FPGA朋友上传的资料，以后还会传源代码的！！用的是Verilog语言，开发板是Xilinx的。
- 2022-08-06 23:22:25下载
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High-speed-digital-correlator
16位高速数字相关器的VERIOLOG程序，已经编译通过了，可以使用(16-bit high-speed digital correlator VERIOLOG program has been compiled by, you can use)
- 2020-10-09 11:37:34下载
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rtcclock_latest.tar.gz
应用背景Project: A Wishbone Controlled Real--time Clock Core Purpose: Implement a real time clock, including alarm, count--down timer, stopwatch, variable time frequency, and more.关键技术基于FPGA的用verilog编写的时钟模块，具有时间计数，闹铃，以及计数器功能！具有很好的学习和使用价值。基于FPGA的用verilog编写的时钟模块，具有时间计数，闹铃，以及计数器功能！具有很好的学习和使用价值。
- 2022-01-24 16:17:40下载
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