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遥控器接收解码电路
设计遥控器接收解码电路。该电路接收编码后的串行数据，解码输出数据。电路接收
到的串行数据的格式为： 4 位同步码“ 1010”， 4 位数据（高位在前）， 1 位奇校验码（对前 8 位数据校验）(Design of remote control receiver decoding circuit. The circuit receives the encoded serial data and decodes the output data. The format of the serial data received by the circuit is: 4 bit synchronous code "1010", 4 bit data (high in the front), 1 bit parity check code (check for the first 8 bits of data))
- 2017-11-27 15:10:34下载
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SP3E平台ARM7
spartan3e 开发板上调试ARM7功能，添加了基本的IO与UART，代码包括逻辑部分与Keil C测试工程
- 2022-02-21 15:59:57下载
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使用 fifo 来交换不同的时钟
这个项目是一个简单的 ISE14.7 项目，使用 fifo 缓冲区不同 clk 区的资料。我们也做了模拟 ISim 嵌入到 ISE14.7 中。事实上，我们可以做它没有相同宽度提取。写时钟到 fifo 是 62 MHz，而读的时钟是 16.368MHz.In 这个项目，我们做模拟只是为了验证是否提取数据是否正确与否。结果表明，有时每三点，提取了一个样品;有时每四点，提取了一个样本。
这个项目可能在 GPS navagition 系统中使用。
- 2022-02-04 13:36:02下载
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bayer_3RGB_interpolation
一个基于FPGA用verilogHDL设计的bayer格式转RGB格式的模块，本人设计(a code used for bayer_3RGB_interpolation ,which based on FPGA by verilogHDL)
- 2011-12-25 21:58:05下载
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HM74YM
在QUARTUS II上实现（7,4）汉明码的译码VHDL语言设计((7,4)Hamming decoder)
- 2015-05-09 11:14:17下载
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iic
iic 总线 verilog 源代码
标准i2c总线， 有sda scl 时钟，频率自定(IIC bus standard Verilog source code i2c bus, has sda scl clock, the frequency of self-)
- 2007-10-24 17:52:33下载
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仲裁者Verilog
这是编码在 Verilog 用于由 4 个不同端口循环赛样式选择仲裁。理解的状态机的概念，最后我已经编写了代码和台架测试，验证之后它彻底，
请看下面的代码，
注意;-它是有一个轮循仲裁设计一样
我们的任务和功能的一部分是，它不得不等待下一个请求按递增的顺序，直到它给格兰特为该请求。
- 2023-03-20 13:05:03下载
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Adder4
本设计是设计了一个4位全加器的内容，是由4个一位全加器串联而成的(The design is to design a full adder 4 content, is one of four full adder in series from the)
- 2009-05-11 19:50:58下载
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1024-point-FFT-in-verilog.pdf
1024 点得快速傅里叶变换算法 FPGA in verilog(1024 point FFT on a FPGA written in verilog)
- 2014-03-26 22:56:23下载
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cn1
在MATLAB的SIMULINK中，用DSPBUILDER实现计数功能，控制LED指示灯.(In MATLAB SIMULINK, DSPBUILDER is used to realize counting function and control LED indicator lamp.)
- 2018-08-16 15:35:47下载
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