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四位动态数码管显示数字时钟的分位和秒位。工具：Quartus ii 6.0 语言：VHDL...

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四位动态数码管显示数字时钟的分位和秒位。工具：Quartus ii 6.0 语言：VHDL-4 shows the number of dynamic digital tube digital clock and seconds bit. Tools: Quartus ii 6.0 Language: VHDL

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实现QAM调制功能和QAM解调功能的代码.(Realize QAM modulation function and QAM demodulation function code.)

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debounce
FPGA按键延时模块，产生key_value和key_flag 可直接例化调用(The key delay module of FPGA)

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华为内部资料，华为FPGA全套资料，包括华为的专利设计(Internal information Huawei Huawei FPGA complete information, including Huawei' s patented design)

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RS_coder
基于verilog的RS编码器绝对实用(Based on the RS encoder verilog absolute utility)

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说明：插值滤波器,用于音频解码调制解调,滤波器系数用移位相加实现(Interpolation filter, audio decoder for modulation and demodulation, filter coefficient shift combined with the realization of)

2008-10-21 12:49:38下载

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2D4N_com
2维4节点的UEL单元，嵌入UMAT，采用j2 mises屈服准则(2d4nodes uel elements, with umat codes, and j2 mises flow rule)

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random
Verilog使用$random()函數簡單範例(Verilog using the $ random () function of a simple example)

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pid-vhdl
基于vhdl的pid控制器设计，可以用quartus等软件实现。数字控制系统pid设计源代码。(Pid controller based on VHDL design, can use the quartus software implementation, etc. Digital pid control system design of source co)

2014-05-12 21:15:37下载

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ad0809
adc0809 转换，verilog代码(adc0809 conversion, verilog code)

2020-12-21 11:09:08下载

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