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USB接口控制器参考设计VHDL代码,方便开发FPGA人员进行USB的开发,是一个不错的源码。...

于 2022-01-23 发布 文件大小:59.73 kB
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USB接口控制器参考设计VHDL代码,方便开发FPGA人员进行USB的开发,是一个不错的源码。-USB interface controller reference design VHDL code, facilitate the development of FPGA personnel USB development, is a good source.

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  • calculator_final
    清华大学电子课程设计:Verilog,QuartusII可正确运行,可下载到FPGA上,音乐计算器,完成两个三位数的运算,有注释,很强大!!(Verilog, QuartusII run correctly, can be downloaded to the FPGA, music, calculator, completed two three-digit operations, there are notes, very powerful! !)
    2020-08-16 23:38:25下载
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  • Turbo码编码译码器的研究及其FPGA实现.
    在Altera公司的Quartus II软件平台下完成了基于Log-MAP算法的Turbo码编译码器的FPGA设计及实现。在Turbo码的FPGA设计与实现部分,主要针对了 Turbo码的编译码器中各个重要模块进行了设计和实现,例如编码器中RSC分量译码器、交织器,以及译码器中对数据量化和运算、E函数、SISO分量译码器(分支度量、前向递推、后向递推以及对数释然比的计算)的设计与实现。
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  • cic_4_dec
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  • FFT_64
    64点FFT设计,基于FPGA频域的设计PPT,基4算法(64 point FFT design, based on FPGA frequency domain design, PPT, base 4 algorithm)
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  • cnt60
    60进制计数器,(由一六进制和十进制连线组成)(60 binary counter (hexadecimal and decimal by a connection form))
    2011-11-29 10:48:37下载
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  • Digital-clock
    数字时钟6位数码管显示。主要器件为74ls48和74ls160 /74ls161。功能:1.显示时、分、秒。2. 可以24小时制或12小时制。3. 具有校时功能(Digital clock six digital tube display. Main components of 74ls48 and 74ls160/74ls161. Features: 1. Shows hours, minutes, seconds. (2) a 24-hour or 12-hour clock. 3 a school function)
    2013-07-18 18:11:44下载
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  • DLX-pipeline-in-verilog
    verilog实现DLX指令集5段流水线(5 stage DLX pipeline implemented in verilog)
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  • uart_fifo
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    2021-04-25 22:38:46下载
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  • HuaWeiVerilog
    主要用来介绍如何编写高质量的verilog程序的(Is mainly used to describes how to write high-quality verilog programs)
    2020-09-18 09:07:55下载
    积分:1
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