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四路抢答器的设计与实现

于 2022-02-01 发布 文件大小:525.24 kB
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代码说明:

在本次设计中,设计了一款软件,可以实现四个选手抢答问题的模式。包括有计时模块、计分模块、分频模块、消抖模块以及动态显示模块。模块中,有一部分是通过VHDL编程实现,有一部分是通过直接调用软件库中的逻辑器件进行组合,进而设计成一个大模块;最后,把这些所有的模块都进行正确的组合,得到正确的仿真结果,下载到FPGA开发板上,同样可以正确的实现(显示第一个抢答选手的号数以及当前各个选手的积分情况)

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • jiaotongdeng
    交通灯通过数码管显示,几种模式可调,还可以时间可设,适合初学者入门参考学习。(LED traffic lights can be set to several modes adjustable time beginners reference ~ ~ ~)
    2013-08-25 10:02:34下载
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  • vhdl_quick-learn
    vhdl learnig material............
    2015-08-07 19:09:24下载
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  • ahb_sramc_svtb
    ahb总线Verilog代码及sv仿真文件(ahb bus Verilog code and sv simulation code)
    2021-05-14 14:30:02下载
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  • multiDDC
    Multi-Digital Down Converter design.
    2008-11-23 15:26:35下载
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  • ba_ker
    巴克码装到信息内同时将巴克码识别出来,实现帧同步的VHDL设计(Barker code loaded to the information identified while Barker code, VHDL design to achieve frame synchronization)
    2014-05-18 17:37:39下载
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  • hidejj
    实现线性反馈移位寄存器的verilog实现(lfsr use verilog for the zip)
    2017-08-02 14:23:12下载
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  • shuangerxuanyi
    说明:  quartusii软件仿真实验代码 双二选一(quartusii software simulation code for a pair of two elections)
    2010-04-10 12:02:49下载
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  • CPLD_DEMO_OK
    可以给VHDL初学者看的实例,全部经过验证(VHDL beginners can see examples of all the proven)
    2011-01-12 21:09:45下载
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  • 数字秒表设计
    资源描述这个秒表特点是计数到59分59秒9,并且有可以让计数暂停和清零。采用了二分频,六进制和十进制组合,加上扫描电路设计而成的。
    2022-08-24 22:31:41下载
    积分:1
  • UDP_Core
    本人用verilog编写的UDP协议,经测试可用。(I am prepared to use verilog UDP protocol, the test is available.)
    2021-04-05 04:39:03下载
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