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这是我准备电子设计大赛时，用VHDL写的一个自动打铃系统，很好的学习资料。...

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代码说明：

这是我准备电子设计大赛时，用VHDL写的一个自动打铃系统，很好的学习资料。-This is when I am going to Electronic Design Contest, use VHDL to write an automatic bell playing system, a very good learning materials.

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udp
说明：网口UDP的FPGA仿真代码，经过测试能够实现预想功能(etherneit udp verilog fpga code)

2020-05-26 21:55:04下载

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5956474temperature
DS18b20 temperature sensor vhdl code

2010-07-04 03:46:44下载

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mypro_synfifo
基于IP核RAM的同步fifo设计，工程使用Xilinx的开发软件ISE(RAM-based synchronization fifo IP core design, engineering, software development using Xilinx ISE)

2020-09-22 01:27:56下载

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模块散播聚集 DMA
模块化分散聚集 DMA 是连续或非连续的转移。如正常 DMA 或散点图聚集 DMA 配置的输入或输出的部分。

2022-07-27 03:02:44下载

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rfid_re
VHDL实现 DDS。大家共享吧，一起学习，一起进步(VHDL realize DDS. U.S. to share it with learning, with progress)

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BRAT
early branch rename table(store rename table once the branch instruction comes in. Used in out of order pipeline processor)

2012-03-27 15:15:08下载

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基于Basys3的贪吃蛇小游戏
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Xilinx FPGA make 50 smaller
Xilinx FPGA make 50 smaller-Xilinx FPGA make 50 smaller

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The use of Altera' s FPGA
使用Altera公司的FPGA进行VHDL开发。使用quartus2 9.0软件在EP1C3T144C8开发板上实现先进先出的队列。-The use of Altera" s FPGA-VHDL development. Use quartus2 9.0 software EP1C3T144C8 Development Board to achieve FIFO queue.

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