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adder16b
说明： 潘松那本书上用vhdl语言描述的16位并入并处加法器(Pan book vhdl language used to describe the 16-bit adder into his)
- 2009-07-23 17:02:22下载
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运行在FPGA上的Verilog程序(实现对ADC的控制)
运行在FPGA上的Verilog程序(实现对ADC的控制)-Verilog procedures (the achievement of the control of the ADC)
- 2022-01-30 10:06:47下载
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counter
说明： 基于fpga的计数器模块 分频 可移植 完美实现(Perfect realization of frequency division and portability of counter module based on FPGA)
- 2020-06-20 21:00:01下载
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just division the clock into 2
just division the clock into 2
- 2022-01-26 05:48:15下载
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Poorscope
poor scope is a vhdl implimentation pic micro controller
- 2013-02-02 13:01:17下载
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esvl
MATLAB Filter Design HDL Coder
Simunlink HDL Coder
Xilinx ISE Webpack
- 2011-06-15 19:56:11下载
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ac97 VHDL core
ac97 VHDL core
- 2022-04-09 09:46:28下载
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vhdl_fir
在matlab仿真的基础上，用maxplus2实现等波纹法的程序代码(In matlab simulation, based on the use of such corrugated maxplus2 realize law code)
- 2008-05-21 20:30:35下载
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VHDL4人抢答器
4人抢答系统，可以计时20秒，20秒无人抢答则视作无人抢答。start之前抢答者视为违规抢答，违规抢答会警告选手。若有一人抢答则其他3人锁定，不可再抢答。aaaaaaaaaaaaaaaaaaaaaaaaaaaaaaaa
- 2022-03-17 00:58:23下载
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VHDLRS232Slave
本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控
//制器，10个bit是1位起始位，8个数据位，1个结束
//位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实
//现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是
//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间
//划分为8个时隙以使通信同步.
//程序的工作过程是：串口处于全双工工作状态，按动key1，FPGA向PC发送“21 EDA"
//字符串（串口调试工具设成按ASCII码接受方式）；PC可随时向FPGA发送0-F的十六进制
//数据，FPGA接受后显示在7段数码管上。
//视频教程适合我们21EDA电子的所有学习板(this is a base vhdl for uart progarm.)
- 2013-08-22 10:42:06下载
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