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看了好多网了，发现有2to4译码，3to8译码，今天我要用4to16译码，写完了就发了上来...

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看了好多网了，发现有2to4译码，3to8译码，今天我要用4to16译码，写完了就发了上来-saw a lot of net and found 2to4 decoding, 3to8 decoding, today, I must 4to16 decoding, finished on the fat in the ranks

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CHING
数字钟vhdl主要分为正常显示与报时功能(Digital clock vhdl)

2013-03-06 15:32:11下载

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这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!...
这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!-This is my learning process in the middle of the 10-minute program, containing various clock module and the counter, accumulator, and can download, compile!

2022-07-19 00:32:21下载

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一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合...
一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合-FIFO realize a new method, verilog description, modelsim 6.0 through simulation, Quartue integrated

2023-01-18 15:40:03下载

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ALU vhdl
此模块模拟alu（算术逻辑单元）和测试台，以验证其工作是否正确。

2023-08-23 08:20:04下载

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clk_generator
时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)

2013-08-18 09:29:42下载

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verilog program for 8
verilog program for 8-bit multiplier

2023-07-15 11:05:03下载

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UART_generator
UART自适应波特率发生器，其中是以文档的形式来介绍怎样实现UART波特率发生器的实现(Adaptive UART baud rate generator, which is in the form of a document to describe how to achieve the realization of UART baud rate generator)

2009-12-23 12:10:03下载

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nv04_context
The description header can be found in signal_processing_library.h.

2015-07-17 09:36:41下载

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clk_generator
时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)

2013-08-18 09:29:42下载

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I2C-code
I2C总线协议 Verilog源代码.试过，没有错误！可以直接使用(I2C bus protocol Verilog source code. Tried, no errors! Can be used directly)

2013-06-03 10:54:17下载

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