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这里收录的是《VHDL基础及经典实例开发》一书中12个大型实例的源程序。为方便读者使用，介绍如下：
Chapter3：schematic和vhdl文件夹，分...
这里收录的是《VHDL基础及经典实例开发》一书中12个大型实例的源程序。为方便读者使用，介绍如下：
Chapter3：schematic和vhdl文件夹，分别是数字钟设计的原理图文件和VHDL程序；
Chapter4：multiplier文件夹，串并乘法器设计程序（提示：先编译程序包）；
Chapter5：sci文件夹，串行通信接口设计程序；
Chapter6：watchdog文件夹，看门狗设计程序；
Chapter7：taxi文件夹，出租车计价器设计程序；
Chapter8：elevator文件夹，高层电梯控制器设计程序；
Chapter9：cymometer1和cymometer2文件夹，前者是计数测频设计程序，后者是等精度测频设计程序；
Chapter10：digital_lock文件夹，数字密码锁设计程序；
Chapter11：I2C文件夹，I2C控制器设计程序；
Chapter12：fifo文件夹，异步FIFO设计程序；
Chapter13：dds文件夹，数字频率合成设计程序；
Chapter14：vLA文件夹，虚拟逻辑分析仪设计程序。
-this book includes 12 detail examples of the source program
- 2023-04-08 00:15:03下载
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用VHDL语言实现的ARM处理器的标准内核的源代码程序，可在重用...
用VHDL语言实现的ARM处理器的标准内核的源代码程序，可在重用-use of the VHDL standard ARM processor core source code procedures, the reuse
- 2023-06-17 04:15:04下载
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该代码在信令模块MK50H27 CPLD第七满足（Xilinx 95144）罗…
该代码为配合7号信令模块MK50H27的cpld(xilinx 95144)的逻辑代码,其中包括了VHDL及原理图.-the code to meet on the 7th of signaling modules MK50H27 cpld (Xilinx 95144 ) logic code, which included a schematic and VHDL.
- 2023-05-01 09:05:04下载
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基于NIOS的CF卡应用(包括了软件和硬件),ALTERA的IP库中只提供了底层的硬件寄存器描述头文件.这是个基于IP核HAL的软件,以及相应的硬件设计示例....
基于NIOS的CF卡应用(包括了软件和硬件),ALTERA的IP库中只提供了底层的硬件寄存器描述头文件.这是个基于IP核HAL的软件,以及相应的硬件设计示例.-NIOS based on the CF card applications (including the software and hardware), ALTERA the IP library provides only the bottom of the first document describes the hardware registers. This is a HAL-based IP core of the software, hardware design and the corresponding sample.
- 2022-04-25 01:03:08下载
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ad9649的fpga驱动程序cf_ad9649_ebz_edk_14_4_2013_03_19
ad9649的fpga驱动程序,FMC接口，基于Xilinx KC705(AD9649 Evaluation Board, FMC Interposer & Xilinx KC705 Reference Design)
- 2020-06-28 14:00:02下载
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对于Spartan 3E漆
Paint for SPARTAN 3E
- 2022-07-03 12:31:12下载
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FPGA-H265-Encoder
H.265的FPGA实现！！使用Verilog语言开发。(H.265 FPGA implementation! Developed using Verilog language.)
- 2021-03-08 19:49:28下载
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Timer programming, vhdl language, can be achieved when the system timer 24
定时器的编程，vhdl语言，可以实现24时制定时器-Timer programming, vhdl language, can be achieved when the system timer 24
- 2022-09-01 16:25:02下载
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juanji
FPGA的卷积编码小程序，VHDL描述，参数为2，1，7.(2,1,7 cov with VHDL.)
- 2010-09-24 20:28:22下载
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[verilog]dcfifo_256x32
双时钟域FIFO(This is self-defined Dual-Clock FIFO, using logic lut resources.
Dual-Clock FIFO,
Depth: 256
Width: 32
USEDW: Y
FULLL:Y
EMPTY:Y)
- 2017-05-10 13:25:41下载
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