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Multiplier
圖形介面乘法器,也可自行使用verilog去改(Graphical interface multiplier, also free to use verilog go and change)
- 2012-10-25 21:12:49下载
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std_ovl_v2p7_Feb2013
目前最新的OVL库，里面是标准的ASSERTION模块，支持VHDL刚Verilog，最近在做AXI协议验证的时候用到，分享下(The latest OVL(open verification library),including all standard module of assertions(VHDL and Verilog). It can be used into AXI Protocl Verification. Just share with you guys.)
- 2021-04-28 21:38:43下载
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vhdl coding for Carry Select Adder
这是一个vhdl代码的进位选择加法器及其工作100%。
- 2023-08-26 17:05:04下载
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这里收录的是《VHDL基础及经典实例开发》一书中12个大型实例的源程序。为方便读者使用，介绍如下：
Chapter3：schematic和vhdl文件夹，分...
这里收录的是《VHDL基础及经典实例开发》一书中12个大型实例的源程序。为方便读者使用，介绍如下：
Chapter3：schematic和vhdl文件夹，分别是数字钟设计的原理图文件和VHDL程序；
Chapter4：multiplier文件夹，串并乘法器设计程序（提示：先编译程序包）；
Chapter5：sci文件夹，串行通信接口设计程序；
Chapter6：watchdog文件夹，看门狗设计程序；
Chapter7：taxi文件夹，出租车计价器设计程序；
Chapter8：elevator文件夹，高层电梯控制器设计程序；
Chapter9：cymometer1和cymometer2文件夹，前者是计数测频设计程序，后者是等精度测频设计程序；
Chapter10：digital_lock文件夹，数字密码锁设计程序；
Chapter11：I2C文件夹，I2C控制器设计程序；
Chapter12：fifo文件夹，异步FIFO设计程序；
Chapter13：dds文件夹，数字频率合成设计程序；
Chapter14：vLA文件夹，虚拟逻辑分析仪设计程序。
-this book includes 12 detail examples of the source program
- 2023-04-08 00:15:03下载
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ModelSim_
FPGA编写环境，具有仿真容易，软件内存小的特点(FPGA authoring environment, with easy simulation software features small memory)
- 2013-07-24 19:20:57下载
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FPGA基于VHDL的Turbo码
如果本版权声明未从文件中删除，并且任何衍生作品包含原始版权声明和相关免责声明，则可以不受限制地使用和分发本源文件。
- 2022-03-06 11:21:33下载
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UART_RS232_Altera
在Altera开发板上实现RS232串口通信，平台为CycloneII，可通过QuartusII软件修改引脚移植到其它平台(Realize RS232 serial communication on Altera development board, platform for CycloneII, through software QuartusII modify pin portable to other platforms)
- 2016-03-25 20:29:04下载
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有关FPGA芯片的管脚的封装的一些资料。
有关FPGA芯片的管脚的封装的一些资料。-Pin on the FPGA chip packaging some of the information.
- 2023-06-26 06:30:03下载
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11880608svpwm
正弦波电流驱动的无刷直流电机性能分析，通过分析方波电流驱动与正弦波电流比较，得出正弦波电流驱动电机性能较好(Sine wave current drive brushless DC motor performance analysis, by analyzing the square-wave current drive with sine wave current comparison, the sine-wave current drive motor performance is better)
- 2013-06-17 11:16:46下载
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基于FPGA的数字钟设计
基于FPGA的数字钟的设计，外部时钟32MHz，通过分频器得到秒脉冲，用于正常工作时的计数脉冲。通过分频还得到一个5ms的脉冲，用于按键的消抖（具体原理可见程序）。输入的信号有三个：1.时钟信号2.校时模式设置按键3.校时调整按键，输出通道6位数码管。共有：校时模块，24计数的小时计数模块，60计数的分钟计数模块，60计数的秒钟计数模块。
- 2022-04-01 05:03:17下载
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