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VHDLshuzidianlushejijiaocheng
VHDL数字电路设计教程
乔庐峰等译 当当网销量领先(VHDL tutorial on digital circuit design: (Brazil) Pedroni (Pedroni, VA) were, Joe Lu Feng, M. Publisher: Electronic Industry Press Dangdang sales leader)
- 2010-08-07 10:37:05下载
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Clutter-Filtering-
。给出了时域滤波的基本原理以及通常采用的
IIR 椭圆地物杂波滤波器的设计方法。重点研究了回归滤波器这一时域滤波算
法。从正交多项式的拟合出发，给出了回归滤波器抑制地物杂波的基本原理及
其滤波实现过程。通过对回归滤波器的计算复杂度的研究，寻找使回归滤波器
计算量最小的正交多项式。分析了回归滤波器频率响应特性，比较了回归滤波
器与IIR 椭圆地物杂波滤波器的计算复杂度。利用仿真的雷达信号，分析了回
归滤波器的地物杂波抑制性能。回归滤波器实际上是一高通滤波器，它在滤掉
低频地物杂波的同时，对落在滤波器阻带内的天气回波信号同样会造成衰减。
在天气回波信号谱宽固定的情况下，通过改变天气回波信号的平均多普勒频率，
分析了回归滤波器对它的衰减情况。在基于一组实际采集的雷达信号的基础上，
给出了回归滤波器的地物杂波抑制比随着滤波器阶数的变化情况。(Firstly, this dissertation introduces the research background and significance of
ground clutter suppression, analyzes the characteristics of the ground clutter and
weather signals in the Doppler weather radars and simulates Doppler radar echo
signals (It includes ground clutter, weather echo signals and the mixture of them).
The simulated signals are used later to study the time and frequency domain ground
clutter suppression.
Secondly, this dissertation talks about the time domain filtering, gives the basic
theory of time domain filtering and describes the design method of the usually used
fifth-order elliptic infinite impulse response (IIR) ground clutter filter. In the time
domain, the work focuses on the regression filter. From the orthogonal polynomials
fit, this dissertation gives the basic theory of the regression filter for ground clutter
suppression and the filtering process using a regression filter. Through the study of
the computational complexity of regression)
- 2012-07-09 22:12:11下载
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FPGA实现四位数与四位数乘法
FPGA实现四位数与四位数乘法，有仿真波形，合理利用FPGA资源(Four-digit and four-digit multiplication is realized by using FPGA. It has simulation waveform and makes rational use of the resources of the FPGA.)
- 2020-06-21 00:00:02下载
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VHDL Checkers Implementation
by
Ibrahim Elbouchikhi
Amir Nader
VHDL Checkers Implementation
by
Ibrahim Elbouchikhi
Amir Nader-Tehrani
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VHDL Checkers Implementation
by
Ibrahim Elbouchikhi
Amir Nader-Tehrani
- 2022-06-13 17:00:51下载
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TCM_Modulation
TCM编码的调制端，采用8PSK，2/3码率的卷积码的matlab程序(TCM coded modulation client, using 8PSK, 2/3 code rate of convolutional codes of matlab program)
- 2021-04-20 00:08:51下载
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Xilinx 的DDR SDRAM控制器，用Verilog HDL描述
Xilinx 的DDR SDRAM控制器，用Verilog HDL描述-
A DDR SDRAM contraller sample descripte in Verilog HDL ,base on Xilinx FPGA
- 2022-08-12 17:31:12下载
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The number of organ controller Verilog code, with English Notes.
数字电子琴控制器的ＶＥＲＩＬＯＧ代码，含中文注释．-The number of organ controller Verilog code, with English Notes.
- 2022-02-28 22:36:52下载
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VHDLRS232Slave
本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控
//制器，10个bit是1位起始位，8个数据位，1个结束
//位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实
//现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是
//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间
//划分为8个时隙以使通信同步.
//程序的工作过程是：串口处于全双工工作状态，按动key1，FPGA向PC发送“21 EDA"
//字符串（串口调试工具设成按ASCII码接受方式）；PC可随时向FPGA发送0-F的十六进制
//数据，FPGA接受后显示在7段数码管上。
//视频教程适合我们21EDA电子的所有学习板(this is a base vhdl for uart progarm.)
- 2013-08-22 10:42:06下载
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FPGA数码管显示秒表实验
说明： FPGA数码管显示秒表实验
三种方法实现：
方法一： 对秒计数，得到（秒显示）0~9，
对（秒显示）计数，得到（分秒显示）0~5，
对（分秒显示）计数，得到（分钟显示）0~5，
注意进位时机
方法二： 对秒计数，得到（秒显示）0~9
对秒计数，得到（分秒显示）0~5
对秒计数，得到（分钟显示）0~5
方法三：
只对秒计数，分别取模
%60得到分钟显示 ************************
余数%10得到分秒显示 （据说）取模运算占资源！！！！（也能接受？好像...）
再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA
Three ways to achieve)
- 2020-06-22 04:40:02下载
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通信协议AHB_LITE
AHB_Lite 通信协议的FPGA Verilog 设计(AHB_Lite communication protocol Verilog design in FPGA)
- 2020-12-15 10:09:14下载
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