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VHDLexamples
这里面有很多的vhdl的编程的源代码，文件是全英文的，例子丰富(That there are a lot of vhdl programming source code, documentation is in English, and examples of rich)
- 2010-07-13 11:00:53下载
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双端口 ram，读写
此代码包含真正的双端口 ram 接口使用 verilog 代码。在这里，您可以检查读的操作，写操作。通过仿真验证。包括的每个行的注释，理解的操作和流程的代码。去通过它以供参考。
- 2023-02-16 16:10:04下载
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FPGA时序约束和timequest timing analyzer
约束所有时钟（包括你的设计中特有的时钟）对准确的时序分析结果而言是必不可少的。Quartus II TimeQuest Timing Analyzer为各种各样的时钟配置和典型时钟提供许多SDC命令。(Constraining all clocks, including the clocks unique to your design, is essential for accurate timing analysis results. The Quartus II TimeQuest Timing Analyzer provides many SDC commands for a variety of clock configurations and typical clocks.)
- 2018-06-06 08:26:22下载
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rc6_decryption
rc6 algorithm designed based on verilog and is verified
- 2020-12-01 21:59:28下载
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CAN--for-FPGA
FPGA控制SJA1000实现CAN协议 适合深入学子FPGA的学生 很不错(FPGA control the SJA1000 CAN protocol for in-depth realization of the students are very good students FPGA)
- 2011-04-19 18:51:12下载
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am
说明： 基于FPGA的用verilog语言写的，改程序可产生不同调制系数和不同频率的AM波，长按按键切换调制度25 、50 、75 和短按按键切换调制信号频率1k、1.5k、2k、2.5k.(Based on the FPGA using verilog language, change the program can produce different coefficients and different frequency modulated AM wave, long press the button to switch the modulation of 25 , 50 , 75 and short press button to switch the modulation signal frequency 1k, 1.5k, 2k, 2.5k.)
- 2013-10-14 22:14:56下载
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nv04_context
The description header can be found in signal_processing_library.h.
- 2015-07-17 09:36:41下载
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spi的verilog代码
spi协议的verilog实现，其中包括4个模块，可以达到很大的测试时钟频率，也已经通过了流片验证，FPGA验证。其中有防抖模块来减少防抖。通过状态机实现，既可以串并转换，可读可写
- 2022-05-04 23:32:23下载
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终结者扰频器
In 电信, a 扰频器是一种设备，则转置或反转信号或以其他方式进行编码 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2023-04-16 00:10:03下载
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OV7670_DE2_VGA的视频图像采集系统
采用OV7670摄像头采样视频数据通过FPGA DE2开发板（EP2C35F672C6）用VGA显示在显示屏上。可向多路视频显示扩展。
- 2022-09-19 22:50:04下载
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