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lunwen
一个完整的基于FPGA的IIR低通滤波器的设计方案，是一个研究生论文(master and doctor dissertation)
- 2013-05-12 20:01:14下载
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Oregano Systems 8051 ip core
Oregano Systems 8051 ip核-Oregano Systems 8051 ip core
- 2022-08-21 05:55:40下载
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手机号码归属地查询,代码详尽，简单易懂，欢迎使用！
手机号码归属地查询,代码详尽，简单易懂，欢迎使用！-hello!welcome to my code !thank you !
- 2022-01-27 16:05:17下载
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6级流水，verilog实现浮点数的加法，其中浮点数格式符合IEEE754标准...
6级流水，verilog实现浮点数的加法，其中浮点数格式符合IEEE754标准-6 water, verilog realize the floating point adder, in which floating-point format in line with the IEEE754 standard
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MP3译码器的VHDL代码
MP3解码器的VHDL源代码 ,很实用的，设计时可以参考 ，很罕见的完整MP3 decoder源码 -VHDL code for MP3 decoder
- 2022-05-07 23:05:49下载
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CPLD_PWM
一个在CPLD，EPM70128上实现的PWM控制源程序。(A CPLD, EPM70128 realize the PWM control on the source.)
- 2008-07-25 12:43:39下载
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基于FPGA的信号发生器20140506
说明： 基于FPGA的芯片信号发生器，利用Verilog语言实现信号发生器的各个模块单元，
实现的要求：正弦波、三角波、方波等；(Based on FPGA chip signal generator, using Verilog language to realize each module unit of the signal generator, Requirements: sine wave, triangle wave, square wave, etc;)
- 2019-12-30 11:48:26下载
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Xilinx FPGA using leftover multipliers and block RAM
Xilinx FPGA using leftover multipliers and block RAM
- 2022-03-21 00:55:39下载
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Circular_Buffer，流水线型多位缓存器，verilog语言描述。通过modelsim 6。0仿真，quartus 综合通过。...
Circular_Buffer，流水线型多位缓存器，verilog语言描述。通过modelsim 6。0仿真，quartus 综合通过。-Circular_Buffer, type a number of buffer lines, verilog language description. Through modelsim 6. 0 simulation, quartus integrated through.
- 2022-05-10 23:14:10下载
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con1
4 bit convoltion with vhdl.
- 2011-10-18 18:18:09下载
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