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学习Xilinx公司开发软件ISE的基础资料，从最基础到复杂逻辑设计。

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学习Xilinx公司开发软件ISE的基础资料，从最基础到复杂逻辑设计。-Learning Xilinx software ISE developed the basis of information from the most basic to complex logic design.

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uart vhdl代码
用于uart 的通信的vhdl代码，可以直接使用

2022-07-27 17:23:12下载

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~ VHDL源代码的FFT IP核
FFT变换的IP核的源代码 VHDL~-FFT IP core of the source code for VHDL ~

2022-02-25 23:54:48下载

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rs(31-19)
本源代码是RS（31,19）编码器的顶端实现程序和测试程序，此程序可以验证编码器工作与否。此代码，已在ModelSim验证通过。并附上测试时所产生的结果图像。(Source code is RS (31,19) encoder to achieve the top programs and testing procedures, this program can verify the encoder to work or not. This code has been verified in ModelSim. Together with the result when the test images.)

2011-05-25 20:59:37下载

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test2
说明：试用Verilog HDL语言，设计十进制计数器，将计数过程用一个数码管进行显示（0～9）。要求首先使用Modelsim软件进行功能仿真，然后使用Quartus软件综合，并下载到开发板进行电路功能测试。(Using Verilog HDL language, a decimal counter is designed. The counting process is displayed by a digital tube (0 ~ 9). It is required to first use Modelsim software for functional simulation, then use quartus software for synthesis, and download to the development board for circuit functional test.)

2020-05-17 11:07:28下载

积分：1
ANALYSIS-OF-FULL-ADDER
DESCRIPTION OF FULL ADDER

2013-11-12 13:32:19下载

积分：1
pingpong
用Verilog代码实现的乒乓操作，用Verilog代码实现的乒乓操作(Verilog pingpong)

2016-01-15 17:35:06下载

积分：1
Xilinx
说明： 2020 XILINX Vivado ISE IP License最全最可靠License获取方式。 LDPC, CPRI, Turbo, Polar, JESD204B/C HDMI1.4/2.0, MIPI CSI-2, MIPI DSI AXI CAN AXI USB2.0 SD Card Host Reed-Solomon Decoder/Encoder 10G Enthernet MAC 25G Enthernet MAC 40G Enthernet MAC 50G Enthernet MAC 100G Enthernet MAC RS Encoder/Decoder Display Port/ DP Video Test Pattern Generator RapidIO tri mode ethernet mac(LDPC, CPRI, Turbo, Polar, JESD204B/C HDMI1.4/2.0, MIPI CSI-2, MIPI DSI AXI CAN AXI USB2.0 SD Card Host Reed-Solomon Decoder/Encoder 10G Enthernet MAC 25G Enthernet MAC 40G Enthernet MAC 50G Enthernet MAC 100G Enthernet MAC RS Encoder/Decoder Display Port/ DP Video Test Pattern Generator RapidIO tri mode ethernet mac)

2020-03-11 15:40:45下载

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making a simple clock using altera vhdl
making a simple clock using altera vhdl

2022-04-16 21:53:47下载

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组合下载器SCH-3-RENEW
有自己制作的下载器原理图，包含了stlinkv2,XDS100V3,USBBLASTER.原理图和封装，一款多功能下载器。(Have their own production downloader schematic diagram, contains stlinkv2, XDS100V3, USBBLASTER. Schematic diagram and encapsulation, a multi-function downloader.)

2019-02-28 17:27:16下载

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bt656p
BT656 时序, 逐行, 分辨率1280*960@25Hz(BT656 time series, row by row, resolution 1280*960@25Hz)

2020-12-09 12:09:19下载

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