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canny
说明： canny 边缘检测基于梯度直方图的自适应阈值verilog实现(Canny edge detection based on gradient histogram adaptive threshold Verilog implementation)
- 2021-04-12 14:48:57下载
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vmm_log
vmm log 验证平台，采用vmm搭建 (vmm log verification platform, built by vmm)
- 2011-04-30 20:02:06下载
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DE2_70_TV
de2 70 开发板的演示程序，verilog语言编写，视频输入输出(de2 70 development board demo program, verilog language written, video input and output)
- 2013-04-09 19:29:51下载
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protel中fpga封装库3，非常难找的
protel中fpga封装库3，非常难找的-protel library in fpga package three, very difficult to find the
- 2022-10-21 01:55:03下载
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This code implements the shift register functions, beginners can learn to learn
本代码实现了移位寄存器功能，初学者可借鉴学习-This code implements the shift register functions, beginners can learn to learn
- 2023-01-14 23:45:03下载
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VHDL语言进行，调试通
用VHDL语言编写，在MAXPLUS2下调试通过-VHDL language, debug through MAXPLUS2
- 2023-08-07 07:55:03下载
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基于FPGA的数字钟
1.设计一个具有24进制计时、显示、整点报时、时间设置和闹钟功能的数字钟，要求时钟的最小分辨率时间为1s。2.多功能数字钟系统功能的具体描述如下： 计时：正常工作状态下，每日按24小时计时制计时并显示，蜂鸣器逢整点报时。 校时： 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2022-05-23 08:48:32下载
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EP1C6_EP1C12核心板原理图，方便自己动手做板学习FPGA
EP1C6_EP1C12核心板原理图，方便自己动手做板学习FPGA-EP1C6_EP1C12 core board schematics, do-it-yourself to do to facilitate learning FPGA board
- 2022-07-11 04:51:07下载
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通信协议FPGA
说明： 本设计是基于FPGA的高速并行接口通信接口和协议设计，该设计使用的是8
位并行接口，通过配置FPGA的FIFO寄存器保证了在高速并行下的数据稳定性，在 最终的测试中，该协议能够稳定传输的速度为80Mbps。(This design is based on FPGA high-speed parallel interface communication interface and protocol design, the design uses 8
Bit parallel interface ensures the data stability under high-speed parallel by configuring the FIFO register of FPGA. In the final test, the protocol can stably transmit at 80 Mbps.)
- 2020-12-11 11:39:19下载
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VHDL写的串口，很好用，程序非常简单，可以调试用
VHDL写的串口，很好用，程序非常简单，可以调试用-Written in VHDL serial, very good, and the procedure is very simple, you can debug with
- 2022-08-08 18:58:10下载
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