-
I2C总线111
说明： 此程序为调试通过的程序，带有I2C总线功能的程序.(this procedure through the debugging process, with I2C bus function procedures.)
- 2005-11-05 13:51:27下载
- 积分：1
-
Source
I2C 控制器的 Verilog源程序2(I2C controller Verilog source 2)
- 2008-12-10 16:05:13下载
- 积分：1
-
数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端...
数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。
-NC divider design : an adder counter, loading the initial count value, have different frequency output signal of the overflow. Counter overflow, the output"1 "Level, Overflow at the same time the"1 "level feedback to the counter input signal as loading; Otherwise output"0 "level.
- 2022-04-28 17:05:55下载
- 积分：1
-
基于FPGA的电子时钟设计
具体设计内容计时功能：电子表的基本功能，要求用LCD显示，显示格式是时、分、秒；校时功能：用户可以更改当前时间。设置闹钟时间：用户可以设置闹钟时间，其操作过程与校时过程一样；整点报时开关：整点报时可以由用户设定为开启或关闭两种状态，当整点报时开启时，电子表会在整点时发出1秒的闹铃声（在UP3的板上用一个LED表示）；闹钟功能开关：闹钟由用户设定为开启或关闭，当闹钟开关开启时，如果当前时间与设置的闹钟时间一致，发出长达10秒的闹铃声；
- 2022-11-29 04:25:04下载
- 积分：1
-
DDS
说明： 使用Verilog，以Quartus II 为平台，编写了一个DDS信号发生器程序。(Using Verilog and Quartus II as the platform, realizing the DDS signal generator program .)
- 2020-11-26 17:12:26下载
- 积分：1
-
jiaozhijiejiaozhi
VHDL代码完成行列交织与解交织的功能实现(the realization of interleaver on VHDL language)
- 2020-07-17 15:08:49下载
- 积分：1
-
vsim
flii adder wave form 3
- 2015-04-27 20:02:44下载
- 积分：1
-
color_bar
彩条产生程序。。。。720p需添加74.25M时钟(colorbar generation. need 74.25mhz clock if 720p gen)
- 2020-06-22 06:20:01下载
- 积分：1
-
Datasheets
关于ALTERA DE2板上的文档资料，包括应用实例，用户文档和板上常用器件的技术文档(datasheets of ALTERA DE2)
- 2010-03-10 10:14:08下载
- 积分：1
-
VHDL设计的功能齐全的交通灯程序，经过仿真一切功能符合要求。...
VHDL设计的功能齐全的交通灯程序，经过仿真一切功能符合要求。-VHDL
- 2022-01-25 23:26:36下载
- 积分：1
