-
delay
PWM整流器的死区延迟的VHDL编程，可以参考一下(VHDL programming PWM Rectifier dead-band delays)
- 2016-04-12 14:24:45下载
- 积分：1
-
liyuanlnx_IP_RAM
FPGA——IP_RAM实验：
创建IPRAM核，单端口，10位地址线（256字节），8位数据线（每字节8byte），读写使能
input [9:0] address;
input clock;
input [7:0] data;
input wren; //置1则写入
output [7:0] q;
LNXmode：控制LEDC显示
1：mode1，从k1~k3输入data的低4位，ledb计时，从0~f，计时跳变沿读取k1~k3的值，存入RAM
8个数之后，从RAM输出数据，用leda显示，同样每秒变化一次(The experiment of FPGA-IP_RAM:
Create IPRAM core, single port, 10 bit address line (256 bytes), 8 bit data line (8 byte per byte), read and write enablement)
- 2020-06-22 04:20:02下载
- 积分：1
-
design of 1-bit memory using cmos logic
&单元格
- 2022-02-04 02:43:34下载
- 积分：1
-
zedboard
xilinx的zed板详细开发资料，对初学者和开发人员都有帮助(The Xilinx zed board detailed development information, helpful for beginners and developers)
- 2013-04-22 16:44:31下载
- 积分：1
-
拥有VGA彩色信号发生器Verilog ISE环境
自己编的VGA彩条信号发生器verilog ise环境-Own the VGA color signal generator verilog ise Environment
- 2023-01-14 23:05:03下载
- 积分：1
-
LDPC_FPGA
LDPC码的FPGA实现，大家相互学习下。。(the code of LDPC implementation by FPGA)
- 2020-11-29 16:59:28下载
- 积分：1
-
Digital Design and Modeling with VHDL and Synthesis
Digital Design and Modeling with VHDL and Synthesis
- 2023-06-22 18:35:14下载
- 积分：1
-
sdram-control-verilog
SDRAM控制器源码，内含完整的控制器verilog源代码和测试代码，超值哈。(This readme file for the SDR SDRAM Controller includes information that was not
incorporated into the SDR SDRAM Controller White Paper v1.1.)
- 2009-12-11 15:01:46下载
- 积分：1
-
pulse_change
用vhdl实现脉冲宽度可控的一简单程序 仿真环境MAXPLUS-(use VHDL to achieve controllable pulse width of a simple process simulation environment Segments-)
- 2005-07-24 11:53:57下载
- 积分：1
-
generic_dpram
IT IS THE DP MEMORY MODULE. IT CONTROLS THE DP MEMORY
- 2013-09-30 19:03:40下载
- 积分：1
