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count4
这是一个基于Quartus2 开发环境的4输入加法器( 4adder basic on Quartus2)
- 2013-08-04 09:45:07下载
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典型的例子，从互联网上下来，希望对大家有用，
典型事例，从网上down的，希望对大家有用，-Typical examples, from the Internet down, and I hope useful for everyone,
- 2022-03-30 06:06:30下载
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16点FFT的VHDL源代码，快速傅里叶变换的xfft16（FFT）计算核心…
16： 00 FFT VHDL源代码，xFFT16快速傅立叶变换（FFT）核心计算16点复数FFT。输入数据是16个复数值的向量，表示为16位2s补码-16位表示一个数据的实部和虚部。
- 2022-05-17 22:16:24下载
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这时一个数字钟的VHDL程序，有计时、校时、整点报时功能，很适合做EDA设计之用...
这时一个数字钟的VHDL程序，有计时、校时、整点报时功能，很适合做EDA设计之用-When a digital clock in VHDL procedures, time, school hours, the whole point timekeeping function, it is suitable for use in EDA Design
- 2022-05-22 23:36:04下载
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from across the Xilinx website, learning some FPGA dynamic reconfigurable good e...
从Xilinx网站上下的，学习FPGA部分动态重配置很好的例子。-from across the Xilinx website, learning some FPGA dynamic reconfigurable good example.
- 2023-03-28 16:10:04下载
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用verilog编写的1024点的fft快速傅立叶变换
用verilog编写的1024点的fft快速傅立叶变换-Verilog prepared using 1024 point fft Fast Fourier Transform
- 2022-05-07 18:57:45下载
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EP1C6_EP1C12核心板原理图，方便自己动手做板学习FPGA
EP1C6_EP1C12核心板原理图，方便自己动手做板学习FPGA-EP1C6_EP1C12 core board schematics, do-it-yourself to do to facilitate learning FPGA board
- 2022-07-11 04:51:07下载
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DLX-pipeline-in-verilog
verilog实现DLX指令集5段流水线(5 stage DLX pipeline implemented in verilog)
- 2013-08-24 22:59:48下载
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用verilog写的，基于查表法实现的LOG10运算器，在Altera FPGA中应用。...
用verilog写的，基于查表法实现的LOG10运算器，在Altera FPGA中应用。-It is a verilog design of LOG10 calculation unit, which is based on LUT arithmatic. And it is applicated in Altera FPGA.
- 2022-08-17 06:30:14下载
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一个使用VHDL设计的具有强大功能的32位CPU，这个文件包含了在Xilinx公司的ml505 FPGA上的位码文件和配置文件，可以直接下载使用！...
一个使用VHDL设计的具有强大功能的32位CPU，这个文件包含了在Xilinx公司的ml505 FPGA上的位码文件和配置文件，可以直接下载使用！-A VHDL design with the use of powerful 32-bit CPU, this file contains the Xilinx company on the ml505 FPGA code and configuration files, you can direct download!
- 2022-09-06 15:15:02下载
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