-
至于FSK调制原理就不多说了，这里做的一个实验是二进制频移键控。发送一组码元，通过响应的键控电路监测是发1还是发0然后选择频率控制正余弦电路波形。...
至于FSK调制原理就不多说了，这里做的一个实验是二进制频移键控。发送一组码元，通过响应的键控电路监测是发1还是发0然后选择频率控制正余弦电路波形。-see
- 2022-05-23 04:28:41下载
- 积分：1
-
使用VHDL语言编程，烧录在芯片运行的倒数5秒响4声短铃最后一声长音的数字钟...
使用VHDL语言编程，烧录在芯片运行的倒数5秒响4声短铃最后一声长音的数字钟-The use of VHDL language programming, burn in the chip to run the last 5 seconds short bell ring 4 final say sound a long tone of digital clock
- 2022-06-20 16:23:08下载
- 积分：1
-
gtx_aurora_zc706_clock_module
对aurora模块时钟处理模块，实现时钟的分频等处理(Aurora module clock processing module,Clock frequency division and other processing)
- 2018-01-23 09:03:31下载
- 积分：1
-
fpga--lpass
基于FPGA的数字低通滤波器 。。。。。(FPGA-based digital low-pass filter。。。。。)
- 2021-04-24 08:28:47下载
- 积分：1
-
add
流水线乘法器与加法器
开发环境：Modelsim（verilog hdl）(Multiplier and adder pipeline development environment: Modelsim (verilog hdl))
- 2009-05-18 12:19:24下载
- 积分：1
-
FPGA驱动VGA接口显示字符
FPGA驱动VGA接口显示字符 -FPGA-driven interface VGA display characters
- 2022-08-21 10:55:12下载
- 积分：1
-
ethernet_loopback
通过FPGA驱动千兆以太网口，完成SPARTAN6上的UDP数据包闭环测试，即通过网口发送数据包到FPGA，FPGA内部将接收到的数据返回到PC机，建议测试之前添加ARP静态绑定，FGPA内部的IP以及MAC地址在ROM里的COE文档里可以看到，发送端添加了CRC以及整体CHECKSUM的计算(Driven by FPGA Gigabit Ethernet port, UDP SPARTAN6 data packet on the closed loop test, through the network to send data packets to FPGA, FPGA will receive the data back to the PC, the proposed test before adding ARP static binding, FGPA internal IP and MAC address in the COE document in the ROM where you can see, the sender adds CRC and CHECKSUM integral calculation)
- 2017-11-20 10:21:38下载
- 积分：1
-
pi_n
piiii jeirafjorjg knfojojr lajfpopazf
- 2012-05-20 20:42:09下载
- 积分：1
-
MultHalfBand
基于Matlab的FPGA数字半带滤波器设计(Matlab-based FPGA digital half-band filter design)
- 2013-01-30 16:08:00下载
- 积分：1
-
计数器的VHDL语言程序实现1
VHDL语言编写的计数器程序，实现1到9999计数，并动态扫描显示，带清零和暂停功能，课上作业自编程序-VHDL language of the counter program to achieve 1-9999 counts, and the dynamic scan showed, with Clear and suspension of functions, classes, on a self-compiled programs
- 2022-01-21 03:16:50下载
- 积分：1
