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阶梯波程序

于 2023-07-31 发布 文件大小:142.78 kB
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代码说明:

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ladder IS PORT(clk,reset:IN STD_LOGIC;

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  • verilog_DATA_displays
    使用verilog语言,滚动显示“verilog”字符串程序代码及相关说明(Using verilog language, scrolling display " verilog" string code and instructions)
    2014-01-16 10:49:55下载
    积分:1
  • dds_vhdl
    DDS的VHDL程序,相当好,值得下载,共享才是王道(DDS, VHDL program is quite good, worth downloading, sharing is king)
    2012-06-03 22:52:55下载
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  • PPM解码器
    本代码主要功能是PPM解码,采用Verilog语言,通过移位寄存器和组合电路实现解码。(The main function of this code is PPM decoding.)
    2020-12-10 18:29:19下载
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    2011-03-31 09:35:50下载
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  • adder32
    原理图输入法制作的32位加法器。。。。。。。。(adder32)
    2009-12-29 19:32:52下载
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    减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能,可以进行自增和自减计数,其计数周期为2^N(N为二进制位数)。 二、设计原理 输入/输出说明: d:异步置数数据输入; q:当前计数器数据输出; clock:时钟脉冲; count_en:计数器计数使能控制(1:计数/0:停止计数); updown:计数器进行自加/自减运算控制(1:自加/0:自减); load_d-a counter a reduction, design requirements using Verilog HDL design of a counter. Asynchronous requests with counter-home/reset functions can be carried out by self and self-count reduction, cycle counting of 2 ^ N (N for binary digit). Second, the principle of design input/output Description : d : asynchronous home several data input; Q : The current counter data output; Clock : clock pulse; Count_en : Counting enable control (1 : Counting/0 : Stop counting); Updown : dollars several self-Canada/reduction Operational control (1 : Since the plus/0 : Since decrease); load_d
    2022-01-28 03:17:59下载
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  • sanjose_hdlcon
    FFT implementation using C program
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  • timescale-1ns
    说明:  这是一款由晶振产生的脉冲控制的数字钟,可以从00:00:00到23:59:59之间进行计时。(this is a clolk controlled by continuious pulse.it can timing from 00:00:00 to 23:59:59.)
    2011-04-13 19:21:39下载
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  • DE2_WEB_QII_60
    ALTERA官方板子DE2官方代码,芯片是EP2C35F672C6N(ALTERA official board DE2 official code, the chip is EP2C35F672C6N)
    2017-09-07 19:35:35下载
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