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ep2c5 实现 定时器
verilog语言，quartus 2 仿真
ep2c5 实现 定时器
verilog语言，quartus 2 仿真-verilog language to achieve ep2c5 timer, quartus 2 Simulation
- 2022-09-22 03:15:03下载
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Traffic_RYG
说明： 交通灯的控制，分主干道和从路交通灯，主路优先，正常情况下，绿灯60s，红灯30S，黄灯5S(Traffic light control)
- 2020-06-21 06:40:02下载
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VHDL描述的时钟分频电路，用途广
VHDL描述的时钟分频电路，用途广-VHDL description of the clock divider circuit, uses widely ...
- 2022-03-10 15:35:57下载
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am
说明： 基于FPGA的用verilog语言写的，改程序可产生不同调制系数和不同频率的AM波，长按按键切换调制度25 、50 、75 和短按按键切换调制信号频率1k、1.5k、2k、2.5k.(Based on the FPGA using verilog language, change the program can produce different coefficients and different frequency modulated AM wave, long press the button to switch the modulation of 25 , 50 , 75 and short press button to switch the modulation signal frequency 1k, 1.5k, 2k, 2.5k.)
- 2013-10-14 22:14:56下载
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次源码实现一个扩频接收机系统，用VHDL语言编写，并且有完整得测试程序
次源码实现一个扩频接收机系统，用VHDL语言编写，并且有完整得测试程序-Second source to achieve a spread spectrum receiver system, using VHDL language, and have a complete test procedure was
- 2023-03-07 13:30:03下载
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VHDL语言串口接收数据
VHDL语言，实现穿行数据接收的功能，将异步串口的数据转换为八位数据存储。
- 2022-03-24 16:10:35下载
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File name: ADC0809.vhd features: Based on the VHDL language, easy to control imp...
文件名：ADC0809.vhd功能：基于VHDL语言，实现对ADC0809简单控制说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟号，这里由FPGA的系统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。-File name: ADC0809.vhd features: Based on the VHDL language, easy to control implementation of the ADC0809 Description: ADC0809 internal clock does not need external 10KHz ~ 1290Hz clock number, here by the FPGA system clock (50MHz) frequency by 256 points to be clk1 (195KHz ) as the conversion ADC0809 clock job.
- 2023-07-04 18:20:03下载
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hdlc
hdlc协议的封装与解析，fsc校验，完整的例程代码(Decode and Encode an HDLC packet ，using FCS16 calculation)
- 2015-09-21 11:20:55下载
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scramble
基于VHDL实现加扰器解扰器的设计，与仿真。(VHDL-based scrambler descrambler design and simulation.)
- 2013-01-11 20:15:54下载
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是使用VHDL语言编写的基于FPGA的uart的源代码！
是使用VHDL语言编写的基于FPGA的uart的源代码！-VHDL language is to use FPGA-based uart source code!
- 2022-07-10 13:34:40下载
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