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FPGA实现CAN总线控制器源码
说明： 参照can芯片 saj1000控制器结构，写的can控制器(According to the structure of can chip saj1000 controller, the CAN controller is written)
- 2021-01-19 21:38:41下载
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codings
wavelet transform of a signal,it is important and useful code to trans form frequency to time domain
- 2013-11-10 15:10:32下载
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ZHWX
DDS
产生正弦信号，OOK，AM三种波形。
使用xilinx FPGA VHDL(DDS.
Resulting in sinusoidal signal, OOK, AM three waveforms.
Using xilinx FPGA VHDL.)
- 2016-09-23 16:01:04下载
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EDAshiyan2s
通过上翻键和下翻键来设置方波信号正负脉冲宽度，利用一排流水灯来显示按键的次数，通过观察流水灯亮的盏数确定占空比（按一次上翻键亮一盏灯，流水灯全亮时占空比调到了最高或者是最低状态，按一次下翻键灭一盏灯，流水灯全灭时占空比调到了最低或者是最高状态）。(Duty cycle of LED lights and adjustable oscilloscope display code)
- 2015-01-06 21:10:09下载
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7SegmenAngka
说明： asssembly ccode to turn on 7 segmen
- 2019-12-17 09:53:09下载
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出租车模块设计加nios2设计cup程序代码
出租车模块设计加nios2设计cup程序代码...
出租车模块设计加nios2设计cup程序代码
出租车模块设计加nios2设计cup程序代码-Taxi modular design design cup plus nios2 code taxi modular design design cup plus nios2 code
- 2022-03-06 17:30:37下载
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PID
利用VHDL语言实现PID控制,已经过调试验证。(Using VHDL language to implement PID control)
- 2018-04-30 16:33:39下载
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opus
在VS2010平台下用C语言开发的定点的opus编码和解码程序源码。程序经过了优化，在低码率下完胜HE AAC，中码率就已经可以媲敌码率高出30 左右的AAC格式，而高码率下更接近原始音频。(VS2010 platform in the C language development of fixed-point opus encoding and decoding program source code.The program is optimized in low bit rate HE win AAC rate can match the enemy rate is about 30 higher than the AAC format, and high bit rate closer to the original audio.)
- 2015-12-20 10:34:39下载
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FPGAshixu
FPGA经验总结：时序是设计出来的
我们在做详细设计的时候，对于一些信号的时序肯定会做一些调整的，但是这种时序的调整最多只能波及到本一级模块，而不能影响到整个设计。(FPGA Experience: Timing is designed to do the detailed design of our time, for some signal timing will certainly make some adjustments, but adjust this timing can only spread to up to this level of the module, but not affect the whole design.)
- 2015-03-13 10:27:51下载
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基于FPGA的门级逻辑实现快速乘法运算的verilog源程序。
基于FPGA的门级逻辑实现快速乘法运算的verilog源程序。-FPGA-based gate-level logic implementation of rapid multiplication of the verilog source.
- 2022-02-21 06:32:58下载
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