-
updown
VHDL Programmes -2 for dumping on FPGA
- 2014-02-12 00:22:46下载
- 积分：1
-
VHDLFIFO
用Verilog 写一个8x16 的FIFO，完成先入先出的功能，并且在FIFO读空时输出EMPTY
有效信号，读指针RP 不再移动；FIFO 写满时输出FULL 有效信号，并且即使WR 有效也
不再向存储单元中写入数据(写指针WP 不再移动)。
(NO)
- 2020-09-20 20:17:51下载
- 积分：1
-
ADS8325caiyang konfgzhi
ADS8325caiyang konfgzhi
- 2023-04-14 05:15:03下载
- 积分：1
-
该文件用在CPLD上的，和C语言很接近，5位的计数器一个。
该文件用在CPLD上的，和C语言很接近，5位的计数器一个。-the documents on the CPLD, and the C language is close to that of the five counters one.
- 2023-04-25 23:35:03下载
- 积分：1
-
豪华的CPU的VHDL代码的大学
DLX CPU VHDL CODE UNIVERSITY
- 2022-05-06 01:12:25下载
- 积分：1
-
min_max_finder_part1
最大最小值寻找程序，可以实现自动查找最大值与最小值(min_max_finder)
- 2010-09-25 01:19:09下载
- 积分：1
-
1-Quadrature_decoder
说明： 光栅尺FPGA调试程序，本人亲自调试保证可用(Grating ruler FPGA debugging program)
- 2019-12-31 23:23:11下载
- 积分：1
-
I2C的VHDL源码，从机模式，编译通过。
I2C的VHDL源码，从机模式，编译通过。-I2C the VHDL source code, from the mode, the compiler through.
- 2023-01-11 08:00:03下载
- 积分：1
-
exercise3
用verilog实现dsp与Fpga接口的同步设计，其功能包括读写操作及四个功能模块，采用两个fifo实现不同时钟域的地址与数据的转换，在quartus ii11.0环境下运行，运行此程序之前需运行将调用fifo。(Dsp using verilog achieve synchronization with Fpga interface design, its features include read and write operations and four functional modules, using two different clock domains to achieve fifo address and data conversion in quartus ii11.0 environment to run, run this program required before running calls fifo.)
- 2013-08-30 11:12:09下载
- 积分：1
-
digital-processing-with-FPGA
vhdl语言，国外教材，数字信号处理算法(vhdl language, foreign materials, digital signal processing algorithms)
- 2016-07-22 21:53:49下载
- 积分：1
