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TEXIO
TEXIO study testbench passed VHDL FPGA CPLD simulation Altera quartus
- 2015-03-21 23:19:21下载
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04_uart_test
说明： 基于FPGA，用verilog hdl语言实现串口收发实验(Based on FPGA, using Verilog HDL language to achieve serial port transceiver experiment)
- 2021-03-14 13:43:49下载
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ram
代码实现了一个由32位寄存器组成的寄存器组，并有多个控制输入和两个输出，方便使用。(The code implements a 32-bit register consisting of registers, and there are multiple control inputs and two outputs, easy to use.)
- 2009-10-23 16:09:44下载
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网卡的IP核，下载即可用，解压到指定目录下就可以了，参照里面的read me.
网卡的IP核，下载即可用，解压到指定目录下就可以了，参照里面的read me.-NIC
- 2022-03-01 02:33:22下载
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fujieqi
在这里设计的是时分复用系统，就是要将三路8比特数据复用到同一信道上进行传输(Here is the design of time division multiplexing system, is to take the road three 8 bit data multiplexed onto the same channel for transmission)
- 2014-10-16 09:31:25下载
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SDRAM基础性控制核 很有用的 VHDL状态机实现
SDRAM基础性控制核 很有用的 VHDL状态机实现-SDRAM control of the nuclear basic useful VHDL state machine implementation
- 2022-07-10 17:18:23下载
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sportswatch
完整的跑表设计，时，分，秒都显示，希望能对大家有用，谢啦(Complete stopwatch design, hours, minutes, seconds, show, hoping to be useful for everyone,)
- 2009-12-09 11:25:27下载
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三角波的产生
这是源代码，该代码为三角波的一代，在 VHDL 写。欢迎下载。谢谢你的支持。
- 2022-08-03 08:08:41下载
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verilog
lap of altera . it s basic about verilog
- 2010-06-25 20:30:32下载
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VHDL显示六位学好
在八位七段数码显示管上显示8位学号，要显示的学号可以在程序内改，经设备验证无错误，且运行良好。
- 2022-05-30 18:34:23下载
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