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用于sopc builder添加组件用的ps/2
键盘 ipcore
用于sopc builder添加组件用的ps/2
键盘 ipcore-Sopc builder used to add components used ps/2 keyboard IPCore
- 2022-03-12 14:54:04下载
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直接频率合成，Quicklogic提供,部分源文件是Quicklogic 专用文件
直接频率合成，Quicklogic提供,部分源文件是Quicklogic 专用文件-direct frequency synthesis, pioneered provide some source document is dedicated ESP
- 2022-01-25 17:31:05下载
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vhdl经典源代码――时钟设计，入门者必须掌握
vhdl经典源代码――时钟设计，入门者必须掌握-vhdl classical source code-- Clock Design, beginners must master
- 2023-05-04 10:00:03下载
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基于DE2开发板，视频图像显示设计源代码，代码调试成功
基于DE2开发板，视频图像显示设计源代码，代码调试成功-based DE2 development board ,it is vhdl resourse code
- 2022-03-15 06:09:25下载
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Verilog prepared using USB download cable program realize USB protocol and JTAG...
用verilog编写的USB下载线程序 实现USB协议和JTAG接口的数据转换实现状态机-Verilog prepared using USB download cable program realize USB protocol and JTAG interface to achieve data conversion state machine
- 2022-01-26 07:07:00下载
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AES
AES算法部分模块行位移列变换以及主题程序加密解密(AES algorithm transforms part of the module rows and columns relating to the displacement of encryption and decryption program)
- 2016-04-14 12:05:02下载
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vhdl 实验报告 verilog rs触发器 vhdl实验 vhdl 实验 报告 verilog rs触发器 vhdl实验...
vhdl 实验报告 verilog rs触发器 vhdl实验 vhdl 实验 报告 verilog rs触发器 vhdl实验-Experimental report VHDL VHDL verilog rs flip-flop experiment experimental report VHDL VHDL verilog rs flip-flop experiment
- 2022-12-25 18:00:03下载
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fdivision
在quartus平台下，并使用verillog hdl编写的时钟分频仿真(In quartus platform and use verillog hdl write clock divider simulation)
- 2016-08-15 07:45:12下载
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看中国
这是Verilog语言的if else 语句的优化，不同的写法，编译出来，结果会有很多不同。请大家自己斟酌。-see the Chinese
- 2022-04-23 18:03:23下载
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数字钟的实现 FPGA上运行 VHDL编写
数字钟的实现 FPGA上运行 VHDL编写-Digital clock running on the FPGA to achieve the preparation of VHDL
- 2023-08-20 09:25:06下载
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