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vhdl classic example
vhdl经典实例――信号灯控制，入门者必须掌握-vhdl classic example-- to control lights, beginners must master
- 2022-06-02 01:52:15下载
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如果不考虑占空比，直接利用计数器来进行分频，则占空比会发生变化。下面程序实现1：1的三分频。...
如果不考虑占空比，直接利用计数器来进行分频，则占空比会发生变化。下面程序实现1：1的三分频。-if not duty cycle directly counter to the use of sub-frequency, duty cycle will change. Below a program : a third of the frequency.
- 2022-01-21 05:34:37下载
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verilog写的数字频率计的选择模块,用与显示的选择
verilog写的数字频率计的选择模块,用与显示的选择-written in Verilog digital frequency meter option module, used and display options
- 2022-02-01 05:29:25下载
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基于fpga的fskpsk信号产生器，可实现对1.2kHz和2.4kHz正弦波的采样...
基于fpga的fskpsk信号产生器，可实现对1.2kHz和2.4kHz正弦波的采样-based on the fpga and fskpsk signal generator,can achieve sample to the 1.2kHz and 2.4kHz sin wave
- 2023-08-25 08:15:03下载
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脉动进位加法器
设计的结构是纹波进位加法器，但执行的操作是加法和减法，两种操作都是32位的，具体取决于控制信号。如果控制信号为“1”，则选择减法，然后选择“0”，然后选择加法
- 2022-02-02 17:58:16下载
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Vhdl 语言中 16 位时间域卷积
卷积是在数字信号处理的常见操作。在此项目中，我创建了自定义电路利用大量的并行机制以提高性能与微处理器相比在 Nallatech 主板上实施。卷积将作为输入信号和 kernell 输出是另一个信号，输出信号的每个元素在哪里乘以内核的与输入信号的相应元素的所有元素组成的产品的总和。16 位无符号整数操作使用、 FPGA 将在 SRAM 中存储的输入的信号并将读取在内核中通过内存映射。
- 2023-04-06 14:45:04下载
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74HC161
74ls161 基于verilog语言的实现 源程序在压缩包的hdl文件夹中(74ls161 language based on the realization of verilog source package in compressed folder hdl)
- 2020-07-01 17:00:01下载
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ALU_74181_me
学习ALU的设计方法。
2、用HDL语言采用行为描述的方法完成74181的逻辑设计 。(Learn the design method of ALU.
2, use HDL language to use behavioral description method to complete 74181 logical design.)
- 2020-11-11 16:19:44下载
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Synthesizable model of Atmel Application of ATmega103 mi crocontroller. (VHDL IP...
Synthesizable model of Atmel ATmega103 microcontroller. (VHDL IP)-Synthesizable model of Atmel Application of ATmega103 mi crocontroller. (VHDL IP)
- 2022-02-12 19:56:59下载
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ddr3_sun
使用DDR3IP核进行仿真，写入读取数据(Using DDR3IP core to simulate, write and read data)
- 2021-01-07 00:48:53下载
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