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音频最新项目
音频编解码器 （ADPCM 1 位）代码是准备 Altera 旋风 II DE1 起动器板和它进行了测试，您可以修改代码，并使用它们在任何项目中。岩心描述：采样频率： 44100hz频道： 立体声比特率： 1 位每 Sample(So it is: 44.1 * 2 = 88.2kbps)压缩比： 16： 1VHDL 代码包括：1 位 ADPCM Decoder(x2)、 I2S Driver(x1)、 I2C Driver(x1)、 快闪记忆体 Driver(x1)，键盘 Driver(x1)、 LED Bar(x1)、 容量和配置 Engine(x1)。Codec(Encoder/Decoder) 是可以使用它来编码 PCM 原始的波形文件，然后刻录的 Win32 应用程序中可用 *。DJ 文件到闪光灯，确保 flash 不是已经清楚 （你可以使用 EDK 控制面板来清除和程序 flash） 在 FPGA 上运行的代码。那里是没有专利或版权，这免费的每个人在任何项目中使用。
- 2023-08-28 07:45:05下载
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I2C_ise9migration
说明： IIC 的Verilog实现，工程是在Xilinx的ISE9.1上实现的(IIC of the Verilog implementation project was implemented on Xilinx' s ISE9.1)
- 2010-04-02 09:26:54下载
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Quartus a complete design examples, examples from installation to completion, th...
quartus一个完整的设计例子,从安装到实例完成，仿真等全过程，适合从0开始的初学者-Quartus a complete design examples, examples from installation to completion, the entire process of simulation, etc., suitable for the beginner to start from 0
- 2022-07-26 09:40:40下载
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VHDL
产生svpwm波形，可以参考下载,以便学习交流(gennerate SVPWM wave)
- 2017-11-21 15:38:29下载
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FIFO程序，适用FPGA仿真的代码，有一定的价值
FIFO程序，适用FPGA仿真的代码，有一定的价值-FIFO
- 2022-08-10 12:12:14下载
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用 vhdl 语言实现的 8 位 crc
在这里，我们目前使用 VHDL 的 8 位 crc 设计。循环冗余校验是讨论检测错误的通信，使用 vhdl 语言这一过程变得快速和可靠。
- 2022-02-26 12:38:01下载
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24小时时钟设计程序，含有时，分，秒的电路设计，基于VHDL语言，用Quartus 2程序实现。...
24小时时钟设计程序，含有时，分，秒的电路设计，基于VHDL语言，用Quartus 2程序实现。-24-hour clock design process, with hour, minute, second circuit design, based on the VHDL language, using Quartus 2 program.
- 2022-03-23 02:16:08下载
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Using VHDL realize the divider, so very, simulation adopted
用VHDL实现的除法器,非常好使,仿真通过了-Using VHDL realize the divider, so very, simulation adopted
- 2023-06-11 22:15:03下载
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VHDL实现 8051 CPU核 Oregano Systems 8
VHDL实现 8051 CPU核 Oregano Systems 8-bit Microcontroller IP-Core-VHDL 8051 CPU nuclear Oregano Systems 8-bit Mic rocontroller IP-Core
- 2022-01-21 00:52:30下载
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veilog code user can derict use it for the base mode.
veilog 代码 用户可以直接调用，作为底层模块。同时已经编译成功，可以作为基本单元库。-veilog code user can derict use it for the base mode.
- 2023-08-09 02:40:03下载
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