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▍1. Verilog實現32筆資料奇偶归并排序

资源描述透過Verilog來實現奇偶归并排序壓縮檔中包括4 8 16 32筆資料的排序、、、oe_sort_32為32筆資料排序網絡oem_32為32筆資料排序模組

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2023-01-25发布
Verilog Verilog

▍2. 可编程波发生器

这是波发生器的顶层。它直接实例化 I/O 垫和实现设计所需的所有子模块。

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2023-01-25发布
Verilog Verilog

▍3. DDR SDRAM控制器verilog代码及中文说明文档

本应用指南描述了在 Virtex™-4 XC4VLX25 FF668 -10C 器件中实现的 DDR SDRAM 控制器。该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延迟。DDR SDRAM 器件是低成本、高密度的存储资源，在很多存储器供应商处均可获得。本设计使用 SDRAM 器件和 DIMM 开发而成。

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2023-01-24发布
Verilog Verilog

▍4. 基于FPGA的fir滤波器的代码

用verilog  语言写的一个fir低通滤波器的程序，原始数据通过matlab来输入，输出给matlab来显示结果

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2023-01-22发布
Verilog Verilog

▍5. 32位浮点乘法verilog HDL

它是基于Verilog硬件描述语言浮动乘法器的数字化设计。该设计可以实现全功能，是更好的灵活性，其理论基础上浮动计算并补偿位移倍增。

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2023-01-22发布
Verilog Verilog

▍6. 简易数字钟实验报告

在学习verilog语言及数电的相关知识后，运用所学知识及查阅资料完成对简易数字钟的设计，以巩固以前所学知识，提高解决和分析问题的能力以及掌握稍复杂逻辑电路的设计方法；深刻理解verilog语言的思路，并进一步掌握操作BASYS2板的使用；掌握计数器的设计方法，模块之间的协调方式，了解电路设计层次。       构造一个24小时制的数字钟，要求能显示时、分、秒（用数码管加LED来完成），能利用板上的微动开关作时钟的调整，用板上的LED的闪烁作整点报时。

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2023-01-21发布
Verilog Verilog

▍7. USB的VERILOG控制代码

这个代码是USB的控制代码，可实现USB的发送与接收数据功能。里面有4个文件，新建一个工程即可编译运行。

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2023-01-21发布
Verilog Verilog

▍8. ad7606

AD7606是8通道16位逐次逼近型ADC，有2种接口模式：串行接口模式和高速的并行接口模式，并行接口模式又分为8位和16位传送方式。在数据转换时，2个转换信号CONVSTA/B，用来控制每4个或每8个ADC同时采样。如果将2个CONVST引脚连接在一起，就可对8个ADC同时进行采样。

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2023-01-21发布
Verilog Verilog

▍9. FPGA秒表

基于 Xilinx Spartan 6 的、在七段译码管上显示、用按键控制计时开始、结束、逐秒累加功能的verilog代码，同时它是此开发板的一个demo工程，也是中山大学移动信息工程课程作业项目之一。希望对有需要参考的孩子有所帮助

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2023-01-19发布
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▍10. 序列检测器的实现采用Verilog HDL模拟使用ModelSim

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2023-01-19发布
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▍11. 基于FPGA的 图像边缘检测 的相关代码和仿真图

基于FPGA的 图像边缘检测 的相关代码和仿真图

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2023-01-18发布
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▍12. DE2-70 camera

这是de2-70的camera程序，可以从D5M-ccd中读取照片并在VGA上输出

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2023-01-17发布
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▍13. 使用DA FIR滤波器

在此，我设计了一个高面积效率事半功倍，少FIR 滤波器呈现。分布式运算（DA），已被用于 实施的一般版本的不对称位串行方案 FIR滤波器，以4输入的最佳优点基于LUT的 FPGA的结构。此外，我们还推出了 修改在累加器阶段，实现进一步的节约。 所提出的滤波器的设计和与Altera合成 的Quartus II，并实施了的Stratix FPGA器件上。我们的研究结果 相较于以前的LUTless秀降低面积要求 DA架构。

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2023-01-17发布
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▍14. 基于fpga的dm900a模块

DM9000A简介     主要特点     DM9000A实现以太网媒体介质访问层(MAC)和物理层(PHY)的功能，包括MAC数据帧的组装／拆分与收发、地址识别、CRC编码／校验、MLT-3编码器、接收噪声抑制、输出脉冲成形、超时重传、链路完整性测试、信号极性检测与纠正等。     工作原理 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

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2023-01-16发布
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▍15. Carry look ahead adder with saturating arithmetic

用Verilog实现的16位进位先行加法器。实现了饱和算法。

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2023-01-16发布
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▍16. 用VERILOG编写的USB2.0源代码

基于Verilog Hdl语言实现的USB2.0通信模块。

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2023-01-14发布
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▍17. apb2.0 语言

此建业 2.0 解释建业桥的 i2c 接口的主设备和从设备操作。 — 建业先进的外围组件包括许多行业常用的接口 IP。以确保可以跨不同范围的 IC 进程迁移的高度可重用的外围设备和系统宏细胞。

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2023-01-14发布
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▍18. 罗密欧与朱丽叶

此代码显示的颜色，它需要与 GPIO 连接。希望你喜欢它。它不是我的工作。

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2023-01-14发布
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▍19. 8051 核verilog源代码

8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本 8051 核 RTL 源代码，带testbench 和综合脚本   

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2023-01-12发布
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▍20. uart蓝牙控制小车

通过串口协议来实现蓝牙数据传输，可通过手机与蓝牙模块之间的传信实现对小车的控制

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2023-01-11发布
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