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vhdl code for counterand detemines how counter works
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交通灯控制（VHDL）-Traffic Light Control (VHDL)! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! ! !
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利用数字电路知识，进行二十四小时计时，并有闹钟与蜂鸣器功能-Knowledge of the use of digital circuits, the 24 hours time, and there is an alarm clock function and buzzer
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VHDL实现的读取和写入SDRAM的程序代码，学习的人可以参考下-VHDL implementation SDRAM read and write program code, can refer to the following study
▍7. 基本的usb驱动程序的编程方法,值得一看.
基本的usb驱动程序的编程方法,值得一看.-Basic programing method for USB driver, worth reading
▍8. verilog 写的 多功能数字钟
verilog 写的 多功能数字钟-verilog to write multi-functional digital clock
▍9. verilog例子很丰富，几个经典的,希望对初学者有所帮助
verilog例子很丰富，几个经典的,希望对初学者有所帮助-verilog examples of very rich, a few classic, and want to be helpful for beginners
▍10. 美国人写的各种类型的fpag设计指导，非常详细的介绍了从fpga的型号，结构，实现，编程，等各个方面的要点。...
美国人写的各种类型的fpag设计指导，非常详细的介绍了从fpga的型号，结构，实现，编程，等各个方面的要点。-Written by Americans of all types of fpag design guide, very detailed introduction from the FPGA models, structure, realize, programming, and other aspects of the main points.
▍11. 多thershod电源
静态功耗减少使用多 thershld< 跨度 style="font-size:12.0pt;line-height:115%;font-family:"color:#222222;background:white ；"> 多阈值 CMOStransistors 是非常手术滴备用泄漏功率 duringwhen IC 为较长时间内不活动。最近，功率 gatingscheme 提出了维护多个关闭电源模式和减小电极电源甚至短的不活跃时期。但是，这种系统能进行从高灵敏度对工艺参数变化。我们建议新浇注逻辑开关，是容错过程和 reducepower 在任何数字电路。预计的提案需要很少的金额项目努力和妥协降低功耗较大和较低的面积开销比早些时候的方法。此外，它可以团结生存系统 toproposition 额外的静态功耗减少方面受益。考试广泛娱乐的成果证明成功的拟议的设计
▍12. bit // Data port, granularity 8
// -*- Mode: Verilog -*- // Filename : wb_master.v // Description : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : Unknown, Use with caution! // Description Specification // General Description: 8, 16, 32-bit WISHBONE Master // Supported cycles: MASTER, READ/WRITE // MASTER, BLOCK READ/WRITE // MASTER, RMW // Data port, size: 8, 16, 32-bit // Data port, granularity 8-bit // Data port, Max. operand size 32-bit // Data transfer ordering: little endian // Data transfer sequencing: undefined-//-*- Mode: Verilog-*- // Filename : wb_master.v // Description : Wishbone Master Behavorial // Author : Winefred Washington // Created On : 2002 12 24 // Last Modified By: . // Last Modified On: . // Update Count : 0 // Status : Unknown, Use with caution! // Description Specification // General Description: 8, 16, 32-bit WISH
▍13. vhdl的源文件调试 ！！！！！！！！ flv视频
vhdl的源文件调试 ！！！！！！！！ flv视频-VHDL source file debugging! ! ! ! ! ! ! ! flv video
▍16. FPGA代码，Designing_with_Quartus_II_Exercises_Ver11_v4_2.doc
FPGA代码，Designing_with_Quartus_II_Exercises_Ver11_v4_2.doc-FPGA code Designing_with_Quartus_II_Exercises_Ver1 1_v4_2.doc
▍17. 利用vhdl编写的双端口Ram程序，不带数据纠错处理
利用vhdl编写的双端口Ram程序，不带数据纠错处理-VHDL prepared to use dual-port Ram procedures, do not deal with data error correction
▍18. 真正成为一个母版页，然后必须了解和使用DHTML。这里省…
成为真正的网页制作的高手的话,必须了解并使用DHTML.这里提供了最好的手册和文档.-become truly a master pages, then have to understand and use DHTML. Here to provide the best manuals and documents.
▍19. 利用FPGA采集按键，加了消斗。其实跟单片机的效果差不多。
利用FPGA采集按键，加了消斗。其实跟单片机的效果差不多。-The use of FPGA collect keys, plus the elimination fighting. In fact, almost with the effect of SCM.
▍20. DW8051单片机的设计，用HDL设计，详细的HDL设计
DW8051单片机的设计，用HDL设计，详细的HDL设计-DW8051 microcontroller design, HDL design, detailed design of the HDL
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