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▍1. a good use of the Verilog Programming cpu procedures, we must make good use of.

一个很好的利用verilog编程实现的cpu程序，一定要好好利用。-a good use of the Verilog Programming cpu procedures, we must make good use of.

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2023-03-28发布
VHDL VHDL

▍2. from across the Xilinx website, learning some FPGA dynamic reconfigurable good e...

从Xilinx网站上下的，学习FPGA部分动态重配置很好的例子。-from across the Xilinx website, learning some FPGA dynamic reconfigurable good example.

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2023-03-28发布
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▍3. 先进的 AES

过去的几天我一直在改进各部分的 AES 128 模块。我想提高最主要的是我使用查找表的 SubByte 相关步骤 （密码和密钥编排）。使用查找表意味着我要浪费大量的宝贵的块公羊，可以去其他地方更好地利用 fpga 的硬件资源。这种方法是很容易的 （使固定数组的值和生成语句，以从该数组中读取），却不实际前进以及试着挤出尽可能多的业绩从作为尽可能小的织物。我需要一种方法来生成 Rjindael S-盒值上飞。一般方程来计算的向前的 S 盒值为某个给定的字节是伽罗瓦领域内采取逆的字节，然后再应用一种仿射变换。经过一些研究，我偶然遇到本文抛锚成数字逻辑友好术语的抽象方程的神奇。从纸显示向前的 S 盒发电机的所有步骤的基本框图如下所示。本文分解为每个块 （减去仿射变换） 的等效逻辑。基于上述关系图中的孤独，显而易见的发电机方程是计算非常激烈。这使得完美意义上给出了 S 盒的整点是密码文本中引入的非线性。如果 S 盒变换是线性的由此产生的逻辑会很简单。相反，S-盒生成方法是大规模 Xor 和八、 四和两位运算之间跳转的几个 And 的纠缠。一个很好的这种方法是逆的 S 盒发电机与逆仿射变换的输入而不是标准的仿射变换对输出相同的核心乘法逆计算器。这将使反密码 S 盒发电机就越容易当最终得到它。从本文加上一点的仿射变换，研究信息很能够实现单个字节的组合电路的 VHDL 模块，转发 S 框计算。此模块没有注册，只是输入、 输出和组合逻辑电路在这两者之间。基于斯巴达 3E XC3S500E FPGA 的综合结果，如下所示： 切片数量： 42 个 4656 0%数目 4 输入下尿路症状： 74 个 9312 0%最大组合路径延迟： 23.143nsThe 基本电路是相当慢的但它做的计算复杂性也相当小。根据合成的结果，输入和输出之间的关键路径有八个级别的逻辑在里面。这不是我目前的 AES 128 设计的单周期架构良好的电路。作为一个小实验，我决定为"水滴"在我代替标准查找表模块的 AES 128 设计这个模块。我到另一个模块，它模拟现有单时钟周期、 全 16 字节 SubBytes 查找实例化十六个这种电路。我掉进的 AES 128 密码副本的该模块和合成它。切片结果： 数目： 1347 4656

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2023-03-28发布
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▍4. practical_lift_controller 实用电梯控制器 实用电梯控制系统block symbol file 实用电梯控制器的Verilo

practical_lift_controller 实用电梯控制器 实用电梯控制系统block symbol file 实用电梯控制器的Verilog HDL程设计-practical utility practical_lift_controller elevator controller elevator control system block symbol file utility elevator controller Verilog HDL-way design

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2023-03-27发布
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▍5. 设计含异步清零和同步时钟使能的加法计数器

设计含异步清零和同步时钟使能的加法计数器-Clear design with asynchronous and synchronous clock so that the adder counter

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2023-03-27发布
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▍6. 用VHDL语言将二进制数据转换成十进制数据，并将十进制的每一个位分离出来单独存放。使用状态机实现，程序简单，仿真效果很理想，占用可编程器件的资源较少。...

用VHDL语言将二进制数据转换成十进制数据，并将十进制的每一个位分离出来单独存放。使用状态机实现，程序简单，仿真效果很理想，占用可编程器件的资源较少。-VHDL language with the binary data into decimal data and decimal places separated from each store individually. Realize the use of state machine, the program is simple, simulation results are satisfactory, occupation of programmable devices have fewer resources.

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2023-03-27发布
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▍7. AV视频信号输入后，存入SDRAM中然后在PC上面进行显示的代码。...

AV视频信号输入后，存入SDRAM中然后在PC上面进行显示的代码。-AV video signal input into the SDRAM in the PC and then display the code above.

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2023-03-27发布
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▍8. 这是一个时钟的VHDL源代码，其中包含了源代码，以及工程。

这是一个时钟的VHDL的源程序，里面包含有源程序，还有工程文件对大家很有帮助-This is a clock VHDL source code, which contains the source code, as well as engineering documents helpful to everyone

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2023-03-26发布
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▍9. vhdl波形发生程序.实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 A的占空比也是可控的），可以存储任意波形特征数据并能重现该...

vhdl波形发生程序.实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 各种波形的线形叠加输出。 -vhdl waveform occurred procedures. 4 achieve common sinusoidal waveform, 1.30, sawtooth, square-wave (A, B) the frequency and amplitude control output (square A duty cycle is also controllable), can store data of arbitrary waveform characteristics and able to reproduce the waveform, but also through a variety of linear superposition of the waveform output.

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2023-03-26发布
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▍10. fir滤波器，Verilog语言写的，容易看懂

fir滤波器，Verilog语言写的，容易看懂-fir filter, Verilog language written in easy to understand

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2023-03-26发布
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▍11. ps2接口源程序。标准的键盘和鼠标接口，在Xilinx SpartanII XC2S200 实验板上通过验证...

ps2接口源程序。标准的键盘和鼠标接口，在Xilinx SpartanII XC2S200 实验板上通过验证-ps2 interface source. Standard keyboard and mouse interface, in the experiments on-board Xilinx SpartanII XC2S200 validated

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2023-03-24发布
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▍12. verilog编写随机数产生源程序，在硬件电路设计中应用广泛。本程序是在LFSR and a CASR 基础上实现的...

verilog编写随机数产生源程序，在硬件电路设计中应用广泛。本程序是在LFSR and a CASR 基础上实现的-random number generator to prepare Verilog source code, in the hardware circuit design applications. This procedure is in the LFSR and a CASR based on the

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▍13. HDL example source code 1/5 tff_a

HDL example source code 1/5 tff_a

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▍14. VHDL 编写的RAM例子

VHDL 编写的RAM例子-RAM prepared VHDL example

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▍15. New FPGA

基于FPGA的新型数据位同步时钟提取(CDR)实现方法-New FPGA-based data bit sync clock extraction (CDR) method

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2023-03-23发布
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▍16. dp_xiliux the CPLD Verilog design experiments, 7 LED demo. code test.

dp_xiliux 的 CPLD Verilog设计实验,7个LED演示.代码测试通过. -dp_xiliux the CPLD Verilog design experiments, 7 LED demo. code test.

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2023-03-22发布
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▍17. NIOS II IDE 编程， LCD测试程序，仅供参考。

NIOS II IDE 编程， LCD测试程序，仅供参考。-NIOS II programming IDE, LCD testing procedures, for information purposes only.

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2023-03-21发布
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▍18. VHDL实现led灯的动态扫描，主要对CLK进行分频

VHDL实现led灯的动态扫描，主要对CLK进行分频-VHDL realization led lamp dynamic scan, the main points of the CLK to the frequency

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2023-03-21发布
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▍19. Verilog digital system design tutorials, e

Verilog数字系统设计教程，作者夏宇闻电子书籍-Verilog digital system design tutorials, e-books by XIA Yu-Wen

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▍20. 本文件是周立功试验开发板的配套资料，容易学会

本文件是周立功试验开发板的配套资料，容易学会-This document is ZLG test development board supporting information, easy to learn

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2023-03-21发布
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